课程设计报告--基于51单片机的简易电子琴设计

《课程设计报告--基于51单片机的简易电子琴设计》由会员分享，可在线阅读，更多相关《课程设计报告--基于51单片机的简易电子琴设计（17页珍藏版）》请在毕设资料网上搜索。

1、技能训练报告 1 基于基于 51 单片机的简易电子琴设计单片机的简易电子琴设计 一、设计指标一、设计指标 1.1 设计任务设计任务 1设计一个 4X4 的 16 个按键矩阵，并且每个键对应一个音,显示对应音键号。 2用 AT89C51 将键盘连接设计成为电子琴。 3编写电子琴的程序，要达到可以随意弹奏想要表达的音乐的目的。 4程序的分析与调试，显示波形。 1.2 设计要求设计要求 1用汇编语言编程实现程序设计。 2利用查表，中断等方式实现目的。 3系统的各各功能模块要清楚，有序。 4程序运行时有友好的用户界面。 二、设计方框图二、设计方框图 图 2.1 系统主程序流程图 技能训练报告 2 图

2、2.2 三、元器件介绍三、元器件介绍 该设计主要由以下几个部件组成： 1：单片机 AT89C51 ： AT89C51是一种带4K字节闪烁可编程可擦除只读存储器的低电压， 高性能CMOS8 位微处理器，俗称单片机。该器件采用 ATMEL 高密度非易失存储器制造技术制造，与 工业标准的 MCS-51 指令集和输出管脚相兼容。由于将多功能 8 位 CPU 和闪烁存储器 组合在单个芯片中，ATMEL 的 AT89C51 是一种高效的微控制器。 引脚说明： P0 口： P0 口为一个 8 位双向三态 I/O 口， 每脚可驱动 8 个 TTL 负载。 P0 既可作为通用 I/O 口， 又可作为外部扩展时的

3、数据总线及低 8 位地址总线的分时复 用口。 P1 口： P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口， 每个引脚可驱动 4TTL 负载。P1 口管脚写入 1 后，被内部上拉为高，可用作输入， P1 口被外部下拉为低电 平时，将输出电流，这是由于内部上拉的缘故。 P2 口：P2 口为一个内部上拉电阻的 8 位双向 I/O 口，P2 口缓冲器可接收，驱 动 4 个 TTL 门电流。 P3 口：P3 口管脚是 8 个带内部上拉电阻的双向 I/O 口，可驱动 4 个 TTL 负载。 当 P3 口写入“1“后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下 拉为低电平，P3 口将

4、输出电流（ILL）这是由于上拉的缘故。 P3 口也可作为 AT89C51 的一些特殊功能，管脚备选功能：P3.0 RXD（串行数据 接受口） P3.1 TXD （串行数据发送口） P3.2 /INT0 （外部中断 0 请求输入） P3.3 /INT1（外部中断 1 请求输入） P3.4 T0（定时器/计数器 0 外部输入口） P3.5 T1 （定时器/计数器 1 外部输入口） P3.6 /WR （外部数据存储器 RAM 写选通） P3.7 /RD （外部数据存储器 RAM 读选通） P3 口同时为闪烁编程和编程校验接收一些控制信 号。 RST：复位输入。当振荡器复位器件时，要保持 RST 脚两

5、个机器周期的高电平时间。 技能训练报告 3 ALE/PROG：当访问外部存储器时，地址锁存允许 ALE 的输出电平用于锁存地址的地位 字节。当不访问其时，ALE 端以不变的频率周期输出正脉冲信号，此频率为振荡器频 率的 1/6。/PSEN：外部程序存储器 ROM 的选通信号。 /EA/VPP：当/EA 保持低电平时， 则在此期间外部程序存储器（0000H-FFFFH） ，不管是否有内部程序存储器。 XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。XTAL2：反向振荡 放大器的出及内部时钟工作电路的输出。 2：电源：电源部分有二部分组成。一部分是由 220V 的市电通过变压、整流稳压来

6、得 到+5V 电压，维持系统的正常工作；另一部分是由 3V 的电池供电，以保证停电时正常 走时。正常情况下电池是不提供电能的，以保证电池的寿命。 3：4*4 的 16 个按钮矩阵。 4：模拟示波器：模拟产生的波形。 5：LM386 音频功率放大器，LM386 是美国国家半导体公司生产的音频功率放大器,主 要应用于低电压消费类产品。为使外围元件最少,电压增益内置为 20。但在 1 脚和 8 脚之间增加一只外接电阻和电容,便可将电压增益调为任意值,直至 200。 输入端以地 位参考,同时输出端被自动偏置到电源电压的一半,在6V电源电压下,它的静态功耗仅 为 24mW,使得 LM386 特别适用于电池供电的场 合。 6：74LS244 锁存器：74LS244 为 3 态 8 位地址锁存器， 地址锁存器就是一个暂 存器，它根据控制信号的状态，将总线上地址代码暂存起来首先由 CPU 发出存储 器地址，同时发出允许锁存信号 ALE 给锁存器，当锁存器接到该信号后将地址/ 数据总线上的地址锁存在总线上，随后才能传输数据。 四、设计原理四、设计原理 4.1 电路原理电