毕业设计---基于硬件描述语言VHDL的电子钟设计

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1、 毕业设计选题报告毕业设计选题报告 姓名 性别 学院 计算机科学 与技术学院 年级 学号 设计题目 基于硬件描述语言 VHDL 的电子钟设计 课题来源 教学 课题类别 应用研究 选做本课题的原因及条件分析： 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比有 更高的准确性和直观性，且无机械装置，具有更长的使用寿命，并且数字钟正逐渐向 小型化、多功能化发展。 电子设计自动化（EDA）技术发展越来越迅速，利用计算机辅助设计已成为发展 趋势。VHDL 语言具有强大的电路描述和建模能力，用 VHDL 开发的数字电路与开发 平台以及硬件实现芯片无关，可移植性、可重用性好。VHDL 语

2、言能够在系统级、行 为级、寄存器传输级、门级等各个层次对数字电路进行描述，并可以在不同层次进行 不同级别的仿真，能极大得保证设计的正确性和设计指标的实现。 Quartus 设计软件提供了一个完整的、多平台的设计环境，它可以轻易满足特定 设计项目的要求。 指导教师意见： 数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。设计与制 做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进 一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。通过它可以进 一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。选题较有实用价值， 同意选题。 签名： 年 月

3、 日 学院毕业论文（设计）领导小组意见： （公章） 年 月 日 毕业设计任务下达书毕业设计任务下达书 现将毕业设计任务下达书发给你。毕业设计任务下达书内容如下： 一、毕业设计题目 基于硬件描述语言 VHDL 的电子钟设计 二、主要内容 对此电子钟系统进行合理的功能分析后，确定系统功能模块。系统设计采用自顶向 下的设计方法，用 VHDL 进行分模块设计，完成系统的功能。 三、具体要求 本次设计是应用硬件描述语言 VHDL 进行编程， 仿真并硬件实现电子钟系统。 利用 开发平台 Quartus ，并在 CPLD 上实现该系统。电子钟系统包括正常计时，闹钟，定 时器等模块。 四、主要参考文献 1 林

4、明权.VHDL 数字控制系统设计范例M. 北京;电子工业出版社, 2003 2 雷伏容.VHDL 电路设计M. 北京;清华大学出版社,2006 3 陈荣,陈华.VHDL 芯片设计M. 北京;机械工业出版社,2006 4 杨恒,李爱国等. FPGA/CPLD 最新实用技术指南M. 北京;清华大学出版社, 2005 五、进程安排 阶段 起止日期 主 要 内 容 准备开题阶段 2008.1.182008.3.3 根据选题， 搜集材料， 学习相关理论知识 设计实现阶段 2008.3.42008.5.20 完成系统整体设计及实现主模块功能 说明书完成阶段 2008.5.212008.6.10 各个模块功能实现调试，撰写说明书 答辩阶段 2008.6.142007.6.15 修改完善设计，准备答辩 六、 本毕业设计任务下达书于 2008 年 1 月 28 日发出。 毕业设计应于 2008 年 6 月 10