四选一数据选择器课程设计
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1、EDA 课程设计报告 题目:四选一数据选择器题目:四选一数据选择器 院系班级:院系班级: 设设 计计 者:者: 指导老师:指导老师: 设计时间:设计时间: - 1 - 目目 录录 目 录 . - 1 - 1、设计目的、要求 - 2 - 1.1、设计目的. - 2 - 1.2、系统设计要求 - 2 - 1.3、设计工具. - 2 - 2、设计原理及相关硬件 . - 3 - 2.1、系统设计方案及原理 . - 3 - 2.2、硬件原理. - 3 - 3、主要模块设计 . - 4 - 3.1、模块 xy4 - 4 - 4、系统编译及仿真过程 . - 5 - 4.1、工程建立. - 5 - 4.2、系
2、统编译. - 6 - 4.3、仿真 - 7 - 5、硬件验证过程和分析 . - 7 - 5.1、引脚设置和保护 - 7 - 5.2、硬件下载. - 8 - 6、实验参考程序 - 11 - 6.1、模块 xy4.- 11 - 7、总结 - 11 - - 2 - 1、设计目的、要求、设计目的、要求 1.1、设计目的、设计目的 了解并掌握一般设计方法,具备初步的独立设计能力;掌握用 VerilogHDL 语言程序的基本技能;提高综合运用所学的理论知识独 立分析和解决问题的能力;进一步掌握 EDA 技术的开发流程,学习其 独特的运用,进一步的提高自己的动手能力和知识领域。 以及对于多 路选择器的认识和
3、其工作原理。熟悉 QuartusII 的 VerilogHDL 语言 设计流程全过程,学习计数器的设计与仿真,掌握组合逻辑电路的静 态测试方法,初步了解可编程器件设计的全过程。 1.2、系统设计要求、系统设计要求 由 KEY1-KEY2、clock0、clock1 端口控制输入 4 个输入数据, 用 sw1、sw2-sw3 三个开关分别作使能端和控制端,选择其中一个输 出,结果由 LED1 显示。 1.3、设计工具、设计工具 软件: Quartus II 是Altera 公司的综合性PLD/FPGA开发软件, 支持原理图、VHDL、VerilogHDL 以及 AHDL(Altera Hardw
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