1、EDA 课程设计报告 题目：四选一数据选择器题目：四选一数据选择器 院系班级：院系班级： 设设 计计 者：者： 指导老师：指导老师： 设计时间：设计时间： - 1 - 目目 录录 目 录 . - 1 - 1、设计目的、要求 - 2 - 1.1、设计目的. - 2 - 1.2、系统设计要求 - 2 - 1.3、设计工具. - 2 - 2、设计原理及相关硬件 . - 3 - 2.1、系统设计方案及原理 . - 3 - 2.2、硬件原理. - 3 - 3、主要模块设计 . - 4 - 3.1、模块 xy4 - 4 - 4、系统编译及仿真过程 . - 5 - 4.1、工程建立. - 5 - 4.2、系
2、统编译. - 6 - 4.3、仿真 - 7 - 5、硬件验证过程和分析 . - 7 - 5.1、引脚设置和保护 - 7 - 5.2、硬件下载. - 8 - 6、实验参考程序 - 11 - 6.1、模块 xy4.- 11 - 7、总结 - 11 - - 2 - 1、设计目的、要求、设计目的、要求 1.1、设计目的、设计目的 了解并掌握一般设计方法，具备初步的独立设计能力；掌握用 VerilogHDL 语言程序的基本技能；提高综合运用所学的理论知识独 立分析和解决问题的能力；进一步掌握 EDA 技术的开发流程，学习其 独特的运用，进一步的提高自己的动手能力和知识领域。 以及对于多 路选择器的认识和
3、其工作原理。熟悉 QuartusII 的 VerilogHDL 语言 设计流程全过程，学习计数器的设计与仿真，掌握组合逻辑电路的静 态测试方法，初步了解可编程器件设计的全过程。 1.2、系统设计要求、系统设计要求 由 KEY1-KEY2、clock0、clock1 端口控制输入 4 个输入数据， 用 sw1、sw2-sw3 三个开关分别作使能端和控制端，选择其中一个输 出，结果由 LED1 显示。 1.3、设计工具、设计工具 软件： Quartus II 是Altera 公司的综合性PLD/FPGA开发软件， 支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardw
4、are Description Language）等多种设计输入形式，内嵌自有的综合器以 及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 提供了完全集成且与电路结构无关的开发包环境， 具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、 VerilogHDL、AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文 件。 硬件：MagicSOPC 是基于 ALTERA NIOS II SOPC 的专业级创新教 学实验开发平台； 采用 ALTERA 公司Cyclone II系列150万门的 FPGA， 先进的系统化、模块化设计；丰富的人机交互方式
5、，众多的高性能外 - 3 - 设使得 MagicSOPC 开发平台具有卓越的性能和无与伦比的灵活性； 是 目前全球外设接口最丰富、配套资料最齐全、功能最强大的 SOPC/EDA/DSP 开发平台；是 SOPC、EDA、DSP 教学实验、电子设计创 新实验室、现代嵌入式系统实验室、科研开发的上佳选择。 2、设计原理及相关硬件、设计原理及相关硬件 2.1、系统设计方案及原理、系统设计方案及原理 数据选择器又称为多路转换器或多路开关， 它是数字系统中常用 的一种典型电路。 其主要功能是从多路数据中选择其中一路信号发送 出去。所以它是一个多输入、单输出的组合路基电路。 该设计的顶层原理图如图 2.1
6、所示，主要由 xy4 模块组成。 2.2、硬件原理、硬件原理 1 1、 四选一数据择器硬件原理四选一数据择器硬件原理 主板上具有两个外部时钟，三个开关，两个按钮，电路如图 2.2 所示，电路中低电平表示按键按下，低电平点亮 LED。 图 2.1 逻辑原理 - 4 - 图 2.2 四选一数据选择器 电路 3、主要模块设计、主要模块设计 3.1、模块、模块 xy4 1 1、功能说明、功能说明 Key1、Key2，分别为按键输入的高低电平；clock0、clock1，分 别为外部时钟；a10是控制四个数据的输出，并由发光二极管 y 显示数据的输出状态；en 是一个使能控制端，控制芯片的工作状态。 图 3.1 按键原理图 - 5 - 2 2、模块说明：、模块说明： Key1：高电平按键； Key2:低电平按键； Clock0：外部输入时钟 15Hz； Clock1：外部输入时钟 6MHz； a【10】 ：两个开关 sw2、sw3，控制四个数据的输出； en：使能端，一个开关 sw1，控制芯片的工作作态； y：发光二极管 led1，显示输出状态。 4、系统编译及仿真过程、系统编译
