数字逻辑电路设计课程报告--比赛计时器

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1、 数字逻辑电路设计课程设计 总 结 报 告 题目： 比赛计时器 目 录 一设计任务书1 二设计框图及整机概述1 三各单元电路的设计方案及原理说明2 1、秒计数、译码及显示部分的设计秒计数、译码及显示部分的设计 2 2、分计数、译码及显示部分的设计分计数、译码及显示部分的设计 4 3 3、控制电路及报警电路部分的设计、控制电路及报警电路部分的设计 6 四调试过程及结果分析7 五设计、安装及调试中的体会8 六对本次课程设计的意见及建议9 七附录（包括：整机逻辑电路图和元器件 清单 10 八关于 FPGA 11 1 一、设计任务书 基本设计要求： 电脑仿真， 电路板布线 计时器应具有以下功能: （1

2、）显示时间：分钟，秒钟（时间为学号后两位，小于 20 的加上 20） （2）设置操作开关，计时器具有清零，启动、暂停和继续的功能。 （3）场次至少有两次（可多次） ，半场结束时，有报警信号；比赛 结束时， 计时器停止工作， 有报警信号。 （可用发光二极管显示） 3、给定条件 只能采用实验室提供的中小规模电路进行设计；实验室提供基本元 件，做完后交回。 二、设计框图及整机概述 整体设计原理框图：整体设计原理框图： 2 整机概述：整机概述： 本实验利用数码管、计数器、译码器、逻辑门等器件实现计时器 功能。 时钟脉冲通过 CLK 接入计数器， 计数器开始计数， 再由 QAQBQCQD 接入译码器，实

3、现译码功能，然后由译码器输出端接入数码管，显示 出计时数字。而具体的进制及控制功能通过逻辑门的与门、或门、非 门等来实现。这就是整个实验的基本构思。在这次实验中，我所做的 比赛计时器的终场时间是 28 分钟，因此，通过逻辑门控制秒信号的 两块芯片进制为 60，分信号的两块芯片分别到 2、8 停止计数即可。 三各单元电路的设计方案及原理说明 秒信号由实验箱提供，无需另行设计 1、秒计数、译码及显示部分的设计秒计数、译码及显示部分的设计 计数器 译码器(数码 管显示，加 限流电阻) 控制电路 报警电路（可用 发光二极管） 秒 信 号 （ 实 验 箱提供） 3 秒计数器为 M=60 的计数器，即显示

4、 0059，采用中规模集成电 路双十进制计数器至少需要 2 片，本次实验中采用两片 74LS160，它 的个位为十进制，十位为六进制。两片芯片采用并行接法，个位的 RCO 与十位的 ENT 相接，从而当个位计数至 1010 的同时，通过 RCO 产生的进位信号送给十位，十位开始计数。当十位计数至 0110 时通 过 74LS00 清零。 实验截图（实验中为实现整体清零功能在与非门 74LS00 前加了个与 门 74LS08，与门一端接高电平，另一端与 74LS00 相接，不影响与非 门的功能）及单独接的秒计数器原理图如下： 实验截图：实验截图： 单独接的秒计数器原理图：单独接的秒计数器原理图：

5、 4 A 7 QA 13 B 1 QB 12 C 2 QC 11 D 6 QD 10 BI/RBO 4 QE 9 RBI 5 QF 15 LT 3 QG 14 U1 74LS48 A 7 QA 13 B 1 QB 12 C 2 QC 11 D 6 QD 10 BI/RBO 4 QE 9 RBI 5 QF 15 LT 3 QG 14 U2 74LS48 D0 3 Q0 14 D1 4 Q1 13 D2 5 Q2 12 D3 6 Q3 11 RCO 15 ENP 7 ENT 10 CLK 2 LOAD 9 MR 1 U3 74LS160 D0 3 Q0 14 D1 4 Q1 13 D2 5 Q2

6、12 D3 6 Q3 11 RCO 15 ENP 7 ENT 10 CLK 2 LOAD 9 MR 1 U4 74LS160 1 2 3 U5:A 74LS00 U4(CLK) 2、分计数、译码及显示部分的设计分计数、译码及显示部分的设计 分计数器与秒计数器在进制上不同， 本次实验中分别计数器的进 制为 28，采用两片中规模集成电路双十进制计数器 74LS160 来实现， 它的个位为十进制， 十位为二进制。 两片分计数器同样采用并行接法， 当秒计数器十位计数至 0110 时清零， 达到 0000 时产生上升沿脉冲送 入分计数器的个位开始计数。 而分计数器个位的 RCO 与十位的 ENT 相 接，当个位计数至 1010 时清零产生上升脉冲送给十位，十位计数至 0010而个位计数至1000时通过与非门与两片芯片的 ENP相连从而让 两片芯片停止计数。 注：实验中为实现其他功能，分计数器个位的