数字电路课程设计--数字电子钟

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1、 数字电路课程设计数字电路课程设计 姓名：姓名： 学号：学号： 指导老师：指导老师： 时间：时间： 课题一课题一 数字电子钟数字电子钟 一、 实验任务：用文本法或图形法一个能显示时、分、秒的 数字时钟 二、 实验要求： （1）设计一个能正确显示时、分、秒以及星 期一至星期日并能正点报时的具有校准功能的数字钟 （024 小时） 。 （2）正点报时要求在整点 59 分 50 秒开始，报时时段 为 10 秒钟（每一响时间为一秒，每一响间隔为一秒） 。 （3）报时效果：模拟中央人民广播电台的 5 声报时效 果即“四低一高” 。 三、总体设计： 1、用两个八位分频器实现将 20MHZ 脉冲分成 500H

2、Z,再用 一个四位分频器将 500HZ 脉冲分成 16HZ,最后用一个 三位分频器将 16HZ 脉冲分成 1HZ; 2、用三个计数器、一个译码器构成一个数字钟显示电路； 3、用一个比较器做一个脉冲选择器，进行分钟调整； 4、用一个比较器做一个正点报时器； 5、最后将上述器件整合在一起，形成一个完整的数字钟。 四、分部设计: 1、分频器： module fenpin(clk,CP1,CP2,CP6,CP7); input clk; output CP1,CP2,CP6,CP7; reg CP1,CP2,CP6,CP7,CP8,full,cp2; reg 23:0cnt; reg 13:0cnt1

3、; always(posedge clk) begin if(cnt=10000000) begin cnt=1; CP1=1; end else begin cnt=cnt+1; CP1=0; end end always(posedge CP1) begin CP2=CP2; end always(posedge CP2) begin cp2=cp2; end always(posedge clk) begin if(cnt1=10000) begin cnt1=1; full=1; end else begin cnt1=cnt1+1; full=0; end end always(po

4、sedge full) begin CP6=CP6; end always(posedge CP6) begin CP7=CP7; end endmodule 波形仿真： 2、计数器： module clock1 (CP1,CP2,reset1,reset2,reset3,Reset,s1,s2,m1,m1， h1,h2,w); input reset1,reset2,reset3,Reset; input CP2,CP1; output 3:0s1,m1,h1; output 2:0s2,m2; output 1:0h2; output 2:0w; reg 3:0s1,m1,h1; reg

5、2:0s2,m2,w; reg 1:0h2; reg CP3,CP4,CP5,CP6,CP7,cp2,cp3,cp4,cp5; always(posedge CP2 or posedge Reset) begin if(Reset) begin s1=4b0000; s2=3b000; end else if(s1=4b1001) begin s1=4b0000; if(s2=3b101) begin s2=3b000; CP3=1b1; end else s2=s2+1; end else begin s1=s1+1; CP3=1b0; end end always(reset1) begi

6、n if(reset1) cp3=CP1; else cp3=CP3; end always(posedge cp3) begin if(m1=4b1001) begin m1=4b0000; if(m2=3b101) begin m2=3b000; if(cp3=CP3) CP4=1; end else m2=m2+1; end else begin m1=m1+1; CP4=0; end end always(reset2) begin if(reset2) cp4=CP1; else cp4=CP4; end always(posedge cp4) begin if(h2=0|h2=1) begin if(h1=4b1001) begin h1=4b0000; h2=h2+1; end else h1=h1+1; if(cp5=CP5) CP5=0; end else if(h1=4b0011) begin h1=4b0000; h2=4