锁相环CD4046设计频率合成器课程设计报告

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1、 基于锁相环的频率合成器基于锁相环的频率合成器 课程设计报告课程设计报告 学学 院：院： 姓姓 名：名： 学学 号：号： 班班 级：级： 2 目录 一、 设计和制作任务3 二、主要技术指标 3 三、确定电路组成方案 3 四、设计方法 4 （一）、振荡源的设计 4 （二）、N 分频的设计 4 （三）、1KHZ 标准信号源设计（即 M 分频的设计） 5 五、锁相环参数设计6 六、调试步骤7 七、实验小结8 八、电路板制作8 九、心得体会9 附录：各芯片的管脚图10 3 锁相环锁相环 CD4046 设计频率合成器设计频率合成器 内容摘要：内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频

2、率作为参考频率，由此导出 多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、 测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本 模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合 成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。 并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词关键词：频率合成器频率合成器 CD4046 一、 设计和制作任务 1 确定电路形式，画出电路图。 2 计算电路元件参数并选取元件。 3 组装焊接电

3、路。 4 调试并测量电路性能。 5 写出课程设计报告书 二、主要技术指标 1频率步进 1kHz 2频率稳定度 f1KHz 3 电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的 分频器，通过改变分频器的分配比 N，从而就得到 N 倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M 分频）得到 基准频率 f1，输入锁相环的相 位比较器 （PC） 。 锁相环的 VCO 输出信号经可编程分频器（N 分频） 后输入到 PC 的另一端，这两个信号进行相位比较，当锁相环路锁定后得到： 4 f1/M=f1=f2/N 故 f2=

4、Nf1 (f1 为基准频率) 当N变化时，或者N/M变化时，就可以得到一系列的输出频率 f2。 四、设计方法 （一）、振荡源的设计（一）、振荡源的设计 用 CMOS 与非门和 1M 晶体组成 1MHz 振荡器，如图 14。图中 Rf 使 F1 工作于线性放大区。晶体的等效 电感，C1、C2 构成谐振回路。C1、 C2 可利用器件的分布电容不另接。 F1、F2、F3 使用 CD4049。 （二）、二）、N 分频的设计分频的设计 方案一：方案一：用一片 CD4017 作分频器组成 2-9KHZ 频 率合成器。 4017 构成二、三，九等分频器，将上述 4017 组成的分频器代入图 15 中的 1/

5、N 分频器， 就组成 29KHZ 频率合成器。 方案二：方案二：单片 CD4522 频率合成器构成 1-9kHz 变 化。 CD4522 是可预置数的二一十进制 1/N 减计 数器。其引脚见附录。其中 D1-D4 是预置端， Q1Q4 是计数器输出端，其余控制端的功能如 下： PE（3）=1 时，D1D4 值置进计数器 EN（4）=0， 且 CP（6）时，计数器（Q1Q4）减计数；CF （13） =1 且计数器 （Q1Q4） 减到 0 时， QC(12)=1 Cr(10) =1 时，计数器清零。 单片 4522 分频器， 拨盘开关为 BCD 码开关， 如当数据窗口显示 3 时则 A 和 1，2 相连；当显 示 5 时，则 A 和 14 相连，其余类推。4 个 100K 电阻用来保证当拨盘开关为某