数字锁相环开题报告

1、3 二、主要技术指标 3 三、确定电路组成方案 3 四、设计方法 4 （一）、振荡源的设计 4 （二）、N 分频的设计 4 （三）、1KHZ 标准信号源设计（即 M 分频的设计） 5 五、锁相环参数设计6 六、调试步骤7 七、实验小结8 八、电路板制作8 九、心得体会9 附录：各芯片的管脚图10 3 锁相环锁相环 CD4046 设计频率合成器设计频率合成器 内容摘要：内容摘要： 频率合成是以一个或少量的高准确度和高稳定度。

2、告 1 目目 录录 1 设计任务要求 2 2 设计方案及论证 2 2.1 任务分析. 2 2.2 方案比较. 3 2.3 系统结构设计. 3 2.4 具体电路设计. 4 3 制作及调试过程 8 3.1 制作与调试流程. 8 3.2 遇到的问题与解决方法. 9 4 系统测试 10 4.1 测试方法. 10 4.2 测试数据. 10 4.3 数据分析和结论. 10 5 系统使用说明 10 5.1 系统外观及接口说明. 10 5.2 系统操作使用说明. 12 使用方法基本上如 5.1 所述。
12 6 总结 12 6.1 本人所做工作. 12 6.2 收获与体会. 13 6.3 缺陷与不足. 13 6.4 对本课程的建议. 14 7 参考文献 14 8 附录 14 电子系统课程设计设计报告 2 1 设计任务要求 1.1 任务 设计并制作一个数字控制脉冲信号发生器。
1.2 设计要求 （1）输出信号频率范围 2.0kHz20.0kHz，步进频率 0.1kHz（即可输出信 号频率 2.0kHz、2.1kHz、2.2kHz、19.9kHz，20.0kHz），输出信号频 率的精。

3、系统中的环路滤波，并使用相位累加器实现数控振荡器的功能。
在实 际工程中所应用的锁相环无论其功能和结构有何差别， 其基本结构应该都由三个 基本部件（鉴相器、环路滤波器和压/数控振荡器）构成。
本设计的主要任务就 是沿用此基本结构， 在具体实现上采用了全新的控制和实现方法来设计这三大模 块。
该锁相环由 FPGA 实现， 采用 Quartua II 和 Modelsim SE 作为软件开发环境， 其灵活性、速度优化和资源控制都能够更好的体现。
设计调试好此系统后，需进 行后期的锁相环数据分析， 记录分析的数据主要包括： 分析锁相环系统的稳定性； 分析系统的跟踪误差；通过调节比例和积分系数以调节系统稳定性和锁相速度， 做好分析图表。
【关键词】【关键词】全数字锁相环（ADPLL） ，比例积分，FPGA ，环路滤波 The design of DPLL based on FPGA Abstract： The design is to design a second-order digital phase locked loop, using theproportional - integral a。

4、况， 根据所查阅的文献资料， 每人撰写 2500 字以上的文献综述，文后应列出所查阅的文献资料。
文文 献献 综综 述述 1 引言 所谓基于FPGA与锁相环技术结合的可控信号源设计是以LC振荡电路为振荡源，经 过变容二极管来调节振荡器的频率，使得振荡器输出波形没有明显失真，FPGA+单片机 作为整个设计系统的测试控制部分，FPGA负责测频及对锁相环的控制，以单片机的输 出连接数码管显示振荡器输出频率，其中锁相环用来提高输出频率的稳定度。
而在当 今计算机，测量技术，通信技术和石英钟表制作技术领域，经常需要精确度高，频率 稳定度高且方便可调的可控信号源，为满足此种需要，本设计利用FPGA与单片机的各 自优势，利用锁相环频率合成器来控制压控振荡器，从而可以产生高精确，高稳定度， 频率可调的多频率点，也是使得该课题成为可能。
利来用锁 2 锁相环技术 锁相环技术始于 De Bellescize 在 1932 年提出同步检波理论,首次公开发表了对 锁相环的描述，实现同步检波。
到 1940 年,锁相环第一次用于电视接收机扫描同步装 置中, 改善了电视图像质量。
随后,由杰斐和里希廷利用锁相环路作为导弹。

5、析了锁相环 鉴相器、变模可逆计数器、加减脉冲电路、除 H 计数器和除 N 计数器各个模块的工作原理。
接着我们使用了 VHDL 语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使 用仿真工具 MAXplus II 逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了 一个一阶全数字锁相环的电路， 利用仿真工具 MAXplus II 验证了它的功能的能否实现， 仿真结果与理论分析基本符合。
关键词：全数字锁相环；关键词：全数字锁相环；VHDLVHDL；数字滤波器；数字振荡器；数字滤波器；数字振荡器；锁定时间；锁定时间 3 Design and research of ALL Digital Phase-Locked Loop Abstract In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development cours。

6、006. 锁相技术译文翻译 英文原名： High Speed Digital Hybrid PLL Frequency Synthesizer 译文： 高速数字 混合 锁相环频率合成器 年纪专业： 通信工程 姓名： 学号： 2011 年 5 月 2 日 第 2 页 /共 10 页 英文 中文 High Speed Digital Hybrid PLL Frequency Synthesizer Abstract ： The conventional PLL(Phase locked loop) frequency synthesizer takes a long switching time because of the inherent closed-loop structure. The digit。