毕业设计---基于FPGA的全数字锁相环设计

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1、 毕毕 业业 设设 计（论文）计（论文） 中文题目 基于FPGA的全数字锁相环设计 英文题目 The design of DPLL based on FPGA 系 别： 年级专业： 姓 名： 学 号： 指导教师： 职 称： 2012 年 5 月 15 日 基于 FPGA的全数字锁相环设计 【摘要】【摘要】本设计是设计一种二阶全数字锁相环，使用比例积分算法代替传 统锁相环路系统中的环路滤波，并使用相位累加器实现数控振荡器的功能。在实 际工程中所应用的锁相环无论其功能和结构有何差别， 其基本结构应该都由三个 基本部件（鉴相器、环路滤波器和压/数控振荡器）构成。本设计的主要任务就 是沿用此基本结构，

2、 在具体实现上采用了全新的控制和实现方法来设计这三大模 块。 该锁相环由 FPGA 实现， 采用 Quartua II 和 Modelsim SE 作为软件开发环境， 其灵活性、速度优化和资源控制都能够更好的体现。设计调试好此系统后，需进 行后期的锁相环数据分析， 记录分析的数据主要包括： 分析锁相环系统的稳定性； 分析系统的跟踪误差；通过调节比例和积分系数以调节系统稳定性和锁相速度， 做好分析图表。 【关键词】【关键词】全数字锁相环（ADPLL） ，比例积分，FPGA ，环路滤波 The design of DPLL based on FPGA Abstract： The design is

3、 to design a second-order digital phase locked loop, using theproportional - integral algorithm instead of the traditional PLL loop filter and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phase-locked loop, regardless of theirfunction and

4、 structure of the difference between the basic structure should consistsof three basic components (phase detector, loop filter and voltage / numerically controlled oscillator) .The main task of this design is to adopt the basic structure of the concrete realization of a new control and methods to design these three modules.The phase-locked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environment, its flexibility, speed optimization and contr