EDA课程设计报告--基于VHDL的数字钟的设计

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1、 EDA 课程设计报告课程设计报告 设计题目：设计题目：数 字 钟 的 设 计 专业班级：专业班级：09 电子信息工程二班电子信息工程二班 课程设计报告 共 14 第 1 页 2019-7-30 EDA 课程设计课程设计成绩评定表 课题名称 基于 VHDL 的数 字 钟 的 设 计 设 计 任 务 要 求 1.要能够用 VHDL 语言读懂并编写 EDA 程序，对 EDA 设计的 总体框架能有较好的把握，熟悉至下而上的设计编程方法。 掌握各模块的调用方式。 2.设计一个数字时钟，显示时（2 位） ，分（2 位） ，秒（2 位） ，具体要求是：具有时分秒计数显示功能，以 24 小时循 环计时;数码

2、管动态显示时，分，秒;具有清零，调节小时， 分钟，以及整点报时。 学 生 自 评 成 绩 中等 课程设计报告 共 14 第 2 页 2019-7-30 指 导 教 师 评 定 成 绩 评定成绩： 课程设计报告 共 14 第 3 页 2019-7-30 系统由五个模块组成，分别为：秒、分、时计数模块，整点报时模块，系统由五个模块组成，分别为：秒、分、时计数模块，整点报时模块，LEDLED 静态显示扫描模静态显示扫描模 块组成。块组成。 其工作原理是其工作原理是: :基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计

3、 数的方式，数的方式， 秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完 成秒、分、成秒、分、 时的循环计数。整点报时是根据分的时的循环计数。整点报时是根据分的 A A、B B 输出同时为输出同时为 0 0 时，整点报时模块输出高电平控制时，整点报时模块输出高电平控制 报时。采用报时。采用 模式模式 1 1 的显示方式。具体模块如下：的显示方式。具体模块如下： 秒模块程序：秒模块程序： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee

4、.std_logic_unsigned.all; ENTITY second IS PORT( clk,reset,setmin:IN STD_LOGIC; enmin:OUT STD_LOGIC; daout:out std_logic_vector(6 downto 0); END entity second; ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; BEGIN daout=count; enmin_2=(setmin and clk); enmin=(enmin_1 or enmin_2); process(clk,reset,setmin) begin if(reset=0) then count=“0000000“; elsif(clkevent and clk=1)then if(count(3 downto 0)=“1001“)then if(co