课程设计---时钟分频电路

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1、 1 第一章第一章 课程设计内容与目的课程设计内容与目的 1.1 1.1 设计内容设计内容： 设计一个频率为 100MHZ，60 分频的时钟分频电路。即输入的频率是 100MHZ,分 频倍数为 60，最终实现对输入时钟正确的 60 分频功能。用 ISE,MODELSIM 工具软件， 编写时钟分频源程序，并通过综合后生成波形仿真文件，然后对设计进行仿真。 1.2 1.2 设计目的设计目的： 1.1.掌握时钟分频工作原理. 2.对 60 倍时钟分频模块进行基于 VHDL 的设计. 3.对自己所设计的 60 倍时钟分频模块进行仿真验证。 第二章第二章 模块设计模块设计 2.1 2.1 模模块原理：块

2、原理： 时钟分频就是用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信 号。例如四分频就是通过有分频作用的电路结构，在时钟每触发4个周期时，电路输 出1个周期信号。 比如用一个脉冲时钟触发一个计数器，计数器每计4个数就清零一 次并输出1个脉冲。那么这个电路就实现了四分频功 能。在复杂数字逻辑电路设计中，经常会用到多个 不同的时钟信号。分频电路包括整数分频和小数分 频，其中整数分频又包括了奇分频和偶分频。对于偶 数 N 分频，通 常是由模 N/2 计数器实现一个占空 比为 1：1 的 N 分频电路，分频输出信号模 N/2 自动取反。对于奇数 N 分频，上 述方法就 不适用了，而是由模 N

3、计数器实现非等占空比的奇数 N 分频，分频输出 信号取得是模 N 计数中的某一位（不同 N 值范 围会选不同位）。这种方法同样适 用于偶数 N 分频， 但占空比不总是 1： 1， 只有 2 的 n 次方的偶数 （如 4、 8、 16 等） 分频 占空比才是 1 ：1 。这种方法对于奇数、偶数具有通用性。小数分频通过精确 的控制器来控制内部分频器进行N分频还是N1分频，从而在平均意义上实现分频系 数为小数的分频器占空比指的是在一串理想的脉冲周期序列中（如方波） ，正脉冲的 持续时间与脉冲总周期的比值（如右图所示） 。 2 2.2 2.2 设计思路设计思路 时钟分频电路中，偶分频是最基本也是比较简

4、单的分频，本设计的分频倍数就 是 60 分频，60 分频就是通过有分频作用的电路结构，在时钟每触发 60 个周期时， 电路输出 1 个周期信号。电路中定义一个计数器，这个计数器至少可以计 60 个数， 计数器是 VHDL 设计中常用的设计，这在程序中很容易实现，可以定义一个 count 信号，每出现一个时钟上升沿的时候计一个数，但计数器计数小于 29 的时候，时钟 的值保持为 1，当计数大于 29 小于 59 的时候，时钟值翻转为 0.当计数器计数到达 59 次的时候对计数器进行复位处理，从新开始从 0 开始计数，已到达反复计数的目的。 第三章第三章 模块设计实现模块设计实现 3.1 VHDL3.1 VHDL 源程序的具体程序和说明源程序的具体程序和说明 时钟 60 分频的设计程序如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; - Uncomment t