FPGA设计实践课程设计报告---自动打铃系统设计

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1、 课程设计报告 课程设计名称： FPGA 设计实践课程 设计课题名称： 自动打铃系统设计自动打铃系统设计 班级： 指导老师： 姓名： 学号： 20072668 成绩： 设计时间： 7,5-7,9 设计地点： 计算机信息与工程学院计算机信息与工程学院 - 2 - 自动打铃系统设计自动打铃系统设计报告报告 一、一、 设计目的：设计目的： 1进一步熟悉 FPGA 开发系统环境、C 语言、调试方式。 2了解 FPGA 中如何使用总线频率制作时钟。 3会使用各个模块的拼接与联系。 二、 实验器材和工具软件：实验器材和工具软件： 1,ALTER DE2 实验板。 2，Quartus II 实验用程序。 三

2、、三、 设计内容：设计内容： 1. 基本计时和现实功能（用12小时制显示） ：包括上下午标志，时、分 的数字显示，秒信号显示。 2. 可以自由设置当前时间（包含上、下午，时、分） 。 3. 可以实现基本的打铃功能，规定： 上午06：00起床铃，打铃5s，停2s，再打铃5s； 下午10：30熄灯铃，打铃5s，停2s，再打铃5s。 铃声可以用LED灯光显示，如果实验装置没有LED发光管，那么可以用七 段显示管的小数点显示，也可以用显示小时的十位数码管的多余段显示。凡 是用到铃声功能的均可以如此处理。 4. 增加整点报时功能，整点时响铃5s。要求有控制启动和关闭功能。 5. 增加调整起床铃、熄灯铃时

3、间的功能。 6. 增加调整打铃时间长短和间隙时间长短的功能。 7. 增设上午4节课的上、下课打铃功能，规定： 7：30上课，8：20下课 8：30上课，9：20下课 9：40上课，10：30下课 10：40上课，11：30下课。 每次铃响 5s。 四、四、 设计具体步骤：设计具体步骤： 1，首先需要对整个系统做一个详细的认识，FPGA 中是没有定时器的所以我 们需要通过计数器来达到计时的效果。为此，我们先从总线频率那分频得到 50M 分频的频率那么我们需要分频器“clk_1_gen” 。程序如下： library ieee; use ieee.std_logic_1164.all; use i

4、eee.std_logic_unsigned.all; entity clk_1_gen is port(clkin :in std_logic; clkout:out std_logic); end clk_1_gen; architecture behave_clk_div8 of clk_1_gen is - 3 - constant N: Integer:=24999999; signal Counter:Integer RANGE 0 TO N; signal Clk: Std_Logic; begin process(clkin) begin if rising_edge(clkin) then if Counter=N then Counter=0; Clk=NOT Clk; else Counter= Counter+1; end if; end if; end process; c