智力竞赛抢答计时器的设计-EDA课程设计

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1、 课程设计报告 学生姓名： 学 号： 专业班级： 课程名称： EDA技术课程设计 学年学期： 2012 2013 学年第 1 学期 指导教师： 2 0 12 年 12 月 目录目录 一、 设计目的 二、 设计原理 三、 设计方案 四、 设计结果 五、 改进意见及建议 六、 心得体会 一、一、 设计目的设计目的 全面熟悉、 掌握 VHDL 语言基本知识， 掌握利用 VHDL 语言对常用的的 组合逻辑电路和时序逻辑电路编程， 把编程和实际结合起来，熟悉编制和调 试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力， 培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思 想。

2、 二、二、 设计原理设计原理 设计一个智力竞赛抢答器要求具有四路抢答输入,能够识别最先抢答的 信号,显示该台号;对回答问题所用的时间进行计时、显示、超时报警;可以预 置回答问题的时间;同时具有复位功能,倒计时启动功能。 简易逻辑数字抢答器由主体电路与扩展电路组成。 优先编码电路、锁存 器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开 关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒 脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 电路主要由脉冲产生电路、锁存电路、编码及译码显示电路、倒计时电路和 音响产生电路组成。当有选手抢答时，首先锁存，阻止其他

3、选手抢答，然后 编码，再经译码器将数字显示在显示器上同时产生音响。 主持人宣布开始抢 答时，倒计时电路启动由 20 计到 0，如有选手抢答，倒计时停止，如 20 秒 后无人抢答，则会显示报警。 三、三、 设计方案设计方案 本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答 输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出 组别；对回答问题所用的时间进行计时、显示、超时报警、预置答题时间， 同时该系统还应有复位、倒计时启动功能。 此抢答器的设计中采用自顶向下的设计思路，运用 VHDL 硬件描述语言对 各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个

4、 模块连接起来。 【3】系统的总体框图如下 四、四、 设计结果设计结果 根据对抢答器的功能要求，把要设计的系统划分为五个功能模块：抢答 信号鉴别模块、计时模块、计分模块、数码显示模块和扬声器控制电路，具 体的说， 显示模块又包含最先抢答的组别显示电路、计时值显示电路和计分 显示电路。计时模块、计分模块、数码显示模块和扬声器控制电路，具体的 说，显示模块又包含最先抢答的组别显示电路、计时值显示电路和计分显示 电路。 （1）抢答鉴别模块 抢答鉴别模块用来准确直观地判断 A、B、C、D 四组抢答者谁最先按 下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知 道是哪一组抢答成功， 是整

5、个系统的核心部分。同时组别显示端为下一模块 输入信号，以方便主持人为该组抢答成功者进行加减分的操作。 抢答鉴别模块的元件图如下图所示： 图-1 鉴别模块元件框图 引脚作用： 输入信号：各组的抢答按钮 A、B、C、D，系统清零信号 INI。 输出信号： 各组的抢答按钮显示端 A1、 B1、 C1、 D1， 组别显示端 G30。 原理：第一个按下键的小组，抢答信号判定电路 LOCK 通过缓冲输出 信号的反馈将本参赛组抢先按下按键的信号锁存， 并且以异步清零的方式将 其他参赛组的锁存器清零，组别显示、计时和计分会保存到主持人对系统进 行清零操作时为止。当 INI=1 时系统复位，使组别显示信号 G=

6、0000，各组 的指示灯信号 A1=0，B1=0，C1=0，D1=0；当 INI=0，即低电平有效，使其 进入抢答鉴别状态，到 CLK 的上升沿到来时，以 A 组抢答成功为例，当输 入信号为 A=1，B=0，C=0，D=0，输出信号 G=1000，A1=1，即为鉴别出 A 组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢 答成功也是这样的鉴别过程。 【3】 其用 VHDL 语言进行编程的流程图如下图所示： 图-2 抢答鉴别模块的流程图 （2） 计时模块 当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后， 在成功鉴别 出哪组最先抢答后，主持人按下计时信号，则进入计时状态。计时模块可分 作两部分： （1）预置数； （2）60 秒倒计时。60 秒时间用两个数码管 QA， QB 显示，其中 QA 表示 60 秒的个位，QB 表示 60 秒的十位。计时模块开 始工作从预置初始值开始以秒计时，计时至 0 秒时停止，时间耗尽时，扬声 器会发出超时报警信号，以中止答题。 图-3