数电课程设计--四位二进制减法器

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1、1 课程设计任务书课程设计任务书 学 院 信息科学与工程学院 专 业 通信工程 学生姓名 班级学号 课程设计题目 四位二进制减法器 缺 1101，1100 实践教学要求任务: 1.了解数字系统设计方法。 2.熟悉 Xinlinx ISE 环境。 3.熟悉 multisim 环境。 4.设计实现（四位二进制减法计数器且缺 1100 和 1011 ） 。 工作计划与进度安排： 第一周：熟悉 multisim 及 ISE 环境 练习数字系统设计方法 第二周： （1）在 ISE 环境中仿真实现（四位二进制减法计数器且缺 1100 和 1011） 并下载到 FPGA 目标芯片上。 （2）在 Multis

2、im 环境中仿真实现（四位二进制减法计数器且缺 1100 和 1011）并通过虚拟仪器验证其正确性。 指导教师： 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 2 目录 一.课程设计目的 . 3 二.设计实验框图 . 3 三.实现过程 3 1.VHDL . 3 （1）建立工程。 . 3 （2）VHDL 源程序 . 5 （3）编译及仿真 . 9 （4）引脚锁定及下载 . 11 （5）仿真结果分析： . 13 2.电路设计 14 （1）设计原理. 14 （2）基于 Multisim 的设计电路 17 （3）虚拟观察的波形 . 18 （4）仿真结果分析

3、. 18 四、设计的总结与体会 . 19 3 一一.课程设计目的课程设计目的 1、通过数字系统课程设计的课程实验使电子类专业的学生能深入了解集成中规模 芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。 二二.设计实验框图设计实验框图 输入计数脉冲 CP 四位二进制 C 借高位的借位信号 器 减法计数器 由题目可知，无效状态为 1100 、1101 根据二进制递减计数的规律，可看出状。四位二进 制减计数，状态图如下： 111111101011101010011000011101100101010000110010 00010000 1111 缺 1101

4、 1100 由 JK 触发器组成 4 位异步二进制加法计数器。 三三.实现过程实现过程 1.VHDL （1）建立工程）建立工程。 FileNew Project；Project Name：工程名（例：count10）; Project Location： 工程保存的位置（例：F：0603060xcount10） ；nextnext 直至 finish。 4 5 （2）VHDL 源程序源程序 右击 xc95108-15pc84， 选 New Source， 再选 VHDL Module 后， 填加文件名 （例： File name： v1）next( Port Name 中随便填 A)finis

5、h。 6 7 写入程序，保存程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity sub_count is port(clk,clr: in std_logic; q: out std_logic_vector(3 downto 0); end sub_count; architecture Behavioral of sub_count is signal count : std_logic_vector(3 downto 0 ); begin process(clk,cl

6、r) begin if clr=1 then count=“1111“; elsif clkevent and clk=1 then if count=“1110“ then count=“1011“; else count=count-1; end if; end if; end process; q=count; end Behavioral; 8 双击 Implement Design（或右键 Run） ，运行程序，调试成功显示如下： 9 （3）编译及仿真）编译及仿真 回到 vi.vhd 界面， 右键点击 v1 - Behavioral （v1.vhd） ,选 New Source Test Bench WaveFormFile Name：t1( 测试波形文件名 t1),next(连接 v1) next finish 10 左侧 Sources for 栏内选择 Behavioral Simula