数字时钟电子技术课课程设计

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1、 课 程 设 计 设计设计题目题目 姓姓 名名 学学 号号 专专 业业 学学 院院 二二O一三一三年年六六月月 1 数字时钟 摘要： 本设计中的数字时钟采用数字电路实现对“时” 、 “分” 、 “秒”的显示和调整。 通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了 555 震荡 器，74LS90 及与非，异或等门集成芯片等。该电路具有计时和校时的功能。 在对整个模块进行分析和画出总体电路图后， 对各模块进行仿真并记录仿真所 观察到的结果，同时在电子实验室自主设计实验进行了验证。 通过仿真和在实验室动手实验，证明了设计电路符合设计要求。 关键词: 振荡器、计数器、译码显示器、Mult

2、isim 一一系统概述系统概述 数字电子钟是由多块数字集成电路构成的， 其中有振荡器， 分频器， 校时电路， 计数器，译码器和显示器六部分组成。振荡器和分频器组成标准秒信号发生器， 不同进制的计数器产生计数， 译码器和显示器进行显示， 通过校时电路实现对时， 分的校准。数字时钟基本原理的逻辑框图如下所示：分的校准。数字时钟基本原 理的逻辑框图如下所示： 译码器 译码器 译码器 时计数器 分计数器 秒计数器 校时电路 振荡器 分频器 系统方框 图 1 2 vc 由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入 计数器，计数结果经过“时” 、 “分” 、 “秒” ，译码器，显示

3、器显示时间。其中振 荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示 电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时” ， “分” 、 “秒”的数字显示出来。 “时”显示由二十四进制计数器，译码器，显示器构成； “分” 、 “秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实 现对时，分的校准。 二单元电路设计与分析二单元电路设计与分析 由图 1 的系统图知其由振荡器、分频器、计数器、译码器、显示器、校正电路 组成。 2.1 振荡器振荡器 秒发生电路-振荡器是计时器的核心，振荡器的稳定度和频率的精确度决定 了计时器的准确度。一般来说，振荡器的频

4、率越高，计时精度就越高，但耗电量 将越大。所以，在设计电路时要根据需要而设计出最佳电路。 在本设计中，采用的是精度不高的，由集成电路 555 与 RC 组成的多谐振荡 器。其具体电路如下图 2 所示； R1 10k R2 5.1k C1 10nF R3 100K _LIN Key = A 50% C2 10nF U1 LM555CM GND 1 DIS 7 OUT 3 RST 4 VCC 8 THR 6 CON 5 TRI 2 1 0 2 3 4 VCC 5V VCC 本设计中，由电路图和 f 的公式可以算出，微调 R3=60k 左右，其输出的频率为 f=1000Hz。 2.2 2.2 分频器

5、分频器 本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所 得的信号进行分频。这里所采用的分频电路是由 3 个总规模计数器 74LS90 来构 成的 3 级 1/10 分频。 图 2 3 其电路图如下图 3 所示: 从图3可以看出， 由振荡器的1000Hz高频信号从U1的14端输入， 经过3片74LS90 的三级 1/10 分频，就能从 U3 的 11 端输出得到标准的秒脉冲信号。 2.3 2.3 计数器计数器 由图 1 的方框图可以清楚的看到，显示“时” 、 “分” 、 “秒”需要 6 片中规模计 数器；其中“秒” 、 “分”各为 60 进制计数， “时”为 24 进制计

6、数。在本设计中 均用 74LS90 来实现： 2.3.1 2.3.1 六十进制计数器六十进制计数器 “秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器 和一级六进制计数器连接构成， 如图 4 所示， 是采用两片中规模集成电路 74LS90 串接起来构成的“秒” ， “分”计数器。 图 4 图 3 4 由图 4 可知，U1 是十进制计数器，U1 的 QD 作为十进制的进位信号， 74LS90N 计数器是十进制异步计数器，用反馈清零法来实现十进制计数，U2 和 与非门组成六进制计数。74LS90N 是在 CP 信号的下降沿触发下进行计数，U2 的 QA 和 QC 相与 0101 的下降沿，作为“分（时） ”计数器的输入信号。U2 的输出 0110 高电平 1 分别送到计数器的 R01、R02 端清零，74LS90N 内部的 R01、R02 与非后清零而使计数器归零，完成六进制计数