数字逻辑课程设计报告

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1、数字逻辑课程设计报告 1 目录 目录1 一、 设计目的2 二、 设计要求2 三、 设计方案2 四、 顶层图及相关模块说明3 1、 顶层图3 2、 各模块说明 (1)进制模块3 a、 二十四进制5 b、 六十进制5 (1)动态扫描模块6 (2)分频模块8 (3)报时模块9 (4)二路选择器模块10 五、 经验总结.12 数字逻辑课程设计报告 2 一、设计目的 1 学会应用数字系统设计方法进行电路设计； 2 进一步提高 Quartus9.0 软件的开发应用能力； 3 培养学生书写综合实验报告的能力。 二、设计要求 1、能进行正常的时、分、秒计时，用动态扫描的方式显示，需用 6 个数码管。 （1）用

2、 M6M5 进行 24 进制小时的显示。 （2）用 M4M3 进行 60 进制分的显示。 （3）用 M2M1 进行 60 进制秒的显示。 2、利用按键实现“校时” 、 “校分”和“秒清 0”功能。 （1）SA：校时键。按下 SA 键时，时计数器迅速递增，按 24 小时循环，并且 计满 23 时回到 00。 （2）SB：校分键。按下 SB 键时，分计数器迅速递增，按 60 小时循环，并且 计满 59 时回到 00，但不向时进位。 （3）SC：秒清零。按下 SC 时，秒计数器清零。 要求按键均不产生数字跳变，因此须对“SA” 、 “SB”进行消抖处理。 3、能进行整点报时。 （1）在 59 分 5

3、0、52、54、56、58 秒按 500Hz频率报时； （2）在 59 分 60 秒用 1KHz的频率作最后一声正点报时。 4、更高要求：能进行闹时功能 （1） 闹时的最小时间间隙为 10 分钟，闹时长度为 1 分钟。闹时频率可以自己 设置。 （2） 按下闹时按键 SD 后， 将一个闹时时间数存入计数器内。 时钟正常运行时， 闹时时间和运行的时间进行比较，当比较结果相同时输出一个启动信号，触发闹 时电路工作，输出音频信号。 三、设计方案 1、按自顶向下的层次化设计方法设计。 （1）顶层图 （2）消抖电路用 D 触发器构成，SA、SB、SC 为包含抖动的输入信号，而电路 的输出则是一个边沿整齐的

4、输出信号。 （3）计时（24 进制计数器） ，计分（60 进制计数器） 、计秒（60 进制计数器） 模块可由 10 进制计数器连接构成，也可用 VHDL 语言完成。10 进制计数器需 自己设计（用 VHDL 语言，与所做实验 74160 计数器相同） ，不能调用系统库。 （4） 其他如分频电路、提供报时控制信号、闹时电路等模块用 VHDL 语言实 现。 （5） 数字显示采用动态扫描的方式， 原理参考课本 P212 图 6-23。 也可以采用 VHDL 编写。 数字逻辑课程设计报告 3 四、顶层图及相关模块说明 1、顶层图 VCC sa INPUT VCC sb INPUT VCC sc INP

5、UT VCC cp INPUT selout2 OUTPUT selout1 OUTPUT selout0 OUTPUT segout5 OUTPUT segout4 OUTPUT segout3 OUTPUT segout2 OUTPUT segout1 OUTPUT segout0 OUTPUT segout6 OUTPUT speaker OUTPUT CLRN D PRN Q DFF inst CLRN D PRN Q DFF inst3 CLRN D PRN Q DFF inst4 NOT inst5 NOT inst6 NOT inst7 a b s y mux21 inst8 a b s y mux21 inst9 NAND2 inst10 NOT inst11 clk count ql3 qh3 ql2 qh2 ql1 qh1 ql0 qh0 count24 inst12 clk clr count QL3