数字集成电路课程设计报告-4bits超前进位加法器全定制设计

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1、4bits 超前进位加法器全定制设计 1 第1章 概述 1.1 课程设计目的 综合应用已掌握的知识 熟悉集成电路设计流程 熟悉集成电路设计主流工具 强化学生的实际动手能力 培养学生的工程意识和系统观念 培养学生的团队协作能力 1.2 课程设计的主要内容 1.2.1 设计题目 4bits 超前进位加法器全定制设计 1.2.2 设计要求 整个电路的延时小于 2ns 整个电路的总功耗小于 20pw 总电路的版图面积小于 60*60um 1.2.3 设计内容 功能分析及逻辑分析 估算功耗与延时 电路模拟与仿真 版图设计 版图数据提交及考核，课程设计总结 数字集成电路课程设计 2 第2章 功能分析及逻辑

2、分析 2.1 功能分析 74283 为 4 位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前 进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚 如图 2-1 所示： 图 2-1 74283 管脚图 2.2 推荐工作条件（根据 SMIC 0.18 工艺进行修改） 表 2-1 SMIC 0.18 工艺的工作条件 2.3 直流特性（根据 SMIC 0.18 工艺进行修改） 表 2-2 SMIC 0.18 直流特性 4bits 超前进位加法器全定制设计 3 2.4 交流（开关）特性（根据 SMIC 0.18 工艺进行修改） 表 2-3SMIC 0.18 工

3、艺交流（开关）特性 数字集成电路课程设计 4 2.5 真值表 表 2-4 4 位超前进位加法器真值表 2.6 表达式 定义两个中间变量 Gi 和 Pi： 所以： 进而可得各位进位信号的罗辑表达如下 4bits 超前进位加法器全定制设计 5 2.7 电路原理图 超前进位加法器原理：对于一个 N 位的超前进位组，它的晶体管实现具有 N+1 个并行 分支且最多有 N+1 个晶体管堆叠在一起。由于门的分支和晶体管的堆叠较多使性能较差， 所以超前进位计算在实际中至多智能限制于 2 或 4 位。为了建立非常快速的加法器，需要 把进位传播和进位产生组织成递推的树形结构，如图 2-2 所示。一个比较有效的实现

4、方法 是把进位传播层次化地分解成 N 位的子组合： Co,0=GO+POCi,0 Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0 Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式 2-1 中，进位传播过程被分解成两位的子组合。Gi:j 和 Pi:j 分别表示一组位 （从第 i 位至第 j 位）的进位产生和进位传播函数。因

5、而我们称之为块进位产生和块进位 传播信号。如果该组产生一个进位，则 Gi:j 等于 1，而与输入进位无关。如果一个输入进 位传播通过整个一组，则 Pi:j 即为 1。这一条件等同于前面讨论过的进位批旁路。例如， 当进位产生于第 3 位或当进位产生于第 2 位并传播通过第 3 位时，则 G3:2 等于 1（即 G3:2=G3+P3G2） 。当输入进位传播通过这两位时，P3:2 为 1（即 P3:2=P3P2） 。 图 2-2 4 位超前进位加法器镜像实现的电路图 数字集成电路课程设计 6 第3章 功耗估算与延时 3.1 电容估算 第一级负载电容： =(412x55+559x5)x35+237x(

6、2x55+2x3.5)+208x(2x5+2x3.5) =0.12pf =(5+2.5+3)x1x2.16x10-3=0.023pf 所以 CL1=CPN+Cg=0.143pf 同理可以计算： 输入缓冲级 CPN=0.02pf(最小尺寸反相器的 CPN) Cg=0.049pf 输入端两输入与非门,或非门输出端 CPN=0.032pf Cg(最小尺寸反相器的 Cg)=0.016pf 中间反相器(设计的所有缓冲级尺寸相当计算时取 Wn=7u Wp=14u) CPN=0.02pf Cg=0.045pf 中间缓冲级 CPN=0.049pf Cg=0.027pf 中间与门输入端 CPN=0.02pf Cgn=0.0054pf Cgp(单管)=0.011pf 与门输出端，或非门输入端 CPN(最坏情况)=0.069pf Cgn=0.0054pf Cgp(单管)=0.011pf 或非门输出端 CPN(最坏情况)=0.057pf Cg=0.049pf 异或门输出端 CPN(Z0-Z3)=0.0038pf CPN(Co)=0.0