EDA课程设计---数字秒表的设计

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1、 电子课程设计 -数字秒表的设计 目录 一.设计任务及要求 1 二.总体框图 1 三.选择器件 1 四.功能模块 2 4.1 分频模块2 4.2 0.01 秒模块3 4.3 秒模块5 4.4 分模块6 4.5 扫描模块7 4.6 数码管模块9 4.7 三八译码器模块 11 五.总体设计电路图13 5.1总体电路设计原理图13 5.2仿真结果13 5.3管脚分配20 5.4硬件实现20 六 心得体会22 1 数字秒表的设计 一设计任务及要求 设计一个数字秒表，用 VHDL 语言编程，并进行下载，仿真。具体化技术 指标如下： （1）数字秒表的计时范围是 0 秒-59 分 59.99 秒，显示的最长

2、时间为 59 分 59 秒； （2）数字秒表的计时精度是 10ms； （3）复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复 位开关，计时器就清零，并做好下次计时的准备； （4）具有启/停开关，即按一下启/停开关，起动计时器开始计时，再按一 下启/停开关则停止计时。 二总体框图 图 1.总体框图 由频率信号输出端输出频率为 100HZ 的时钟信号，输入到 0.0 秒模块的时 钟端 clk，0.01 秒模块为 100 进制的计数器，产生的进位信号 count 输入到下一 级秒模块的时钟端，以此类推，直到分模块计数到 59 进 60 时，产生的进位信号 不输出，计数清零。将 0.01

3、秒、秒、分产生的计数通过置数/位选再通过显示模 块实时显示。 三器件选择 1、PC 机一台。 2、CPLD/FPGA 适配器板：标准配置 EPF10K10LC84-4 接口板，下载接口是数 分频器 高/低电 平 0.01 秒模 块 秒模块 分模块 置数/位 选 显示模块 2 字芯片的下载接口（DIGITAL JTAG） ，主要用于 CPLD/FPGA 芯片的数据下载。 3、实验箱：装有七段数码管，七段数码管真值表及字型如下： 输入 输出 字型 D C B A a F b F c F d F e F f F g F 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0

4、0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 表 1.七段数码管真值表 七段数码管字形如下： 图 2.数码管字型图 四功能模块 4.1 分频模块设计 1.模块图 3 图 3.分频器模块图 时钟脉冲是 50MHz，因此在实验时需要对其进行分频，才能实现功能，若 需要 100Hz的时钟，则

5、需要对脉冲进行 250000 次分频；此外，实验还需要数码 管动态显示的扫描时钟，本实验采用 1000 次分频。 2.程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port (clk:in std_logic; clk1:out std_logic); end div; architecture behav of div is begin process(clk) variable num:integer range 0 to 250000; variable q:std_logic; begin if clkevent and clk=1then if num=250000 then num:=0;q:=not q; else num:=num+1; end if; end