EDA基于VHDL的24进制计数器课程设计

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1、 实训实训报告报告 课程名称：课程名称： EDA 设计设计 学生姓名：学生姓名： 学学 号：号： 专业班级：专业班级： 计算机软件计算机软件 20132013 年年 1010 月月 2929 日日 学生姓名： 学 号： 专业班级： 实训类型： 验证 综合 设计 创新 实训日期： 10.9.610.9.14 实验成绩： 一、实训项目名称 通过原理图方法以及 Verilog HDL 语言进行编程两种方法实现 24 进制 计数器。 二、实训目的 1.熟练掌握 Quartus II 软件的使用。 2.熟练掌握在 QuartusII平台上用原理图或者 Verilog HDL语言进行电 路设计的方法。 3

2、.学会用例化语句对 EDA 电路设计中顶层电路进行描述。 三、实训要求 1. 熟悉仿真开发软件 Quartus II 的使用； 2. 根据功能要求，用原理图或文本输入方式完成设计； 3. 用 Quartus II 做波形仿真调试； 4. 下载至 EDA 试验仪调试设计。 四、实训基本原理（附源程序清单，原理图、RTL 图） 一、通过 Verilog HDL 语言编程方法程序清单： module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK); output 3:0 Q; output RCO; input 3:0D; input LOAD,ET,EP,CLR,CLK; re

3、g 3:0Q; wire EN; assign EN = ET always (posedge CLK or negedge CLR) begin if(!CLR) Q = 4b0000; else if(!LOAD) Q = D; else if(EN) begin if(Q=9) Q = 0; else Q = Q+1; end end assign RCO = (Q=4b1001) endmodule module XS7D(DIN,DOUT); input 3:0DIN; output 6:0DOUT; reg 6:0 DOUT; always (DIN) begin case(DIN

4、) 0:DOUT = 7b1000000; 1:DOUT = 7b1111001; 2:DOUT = 7b0100100; 3:DOUT = 7b0110000; 4:DOUT = 7b0011001; 5:DOUT = 7b0010010; 6:DOUT = 7b0000010; 7:DOUT = 7b1111000; 8:DOUT = 7b0000000; 9:DOUT = 7b0010000; endcase end endmodule module COUNT24(QL,QH,CLK,RRCO); output 6:0 QL,QH; output RRCO; input CLK; wi

5、re 3:0 Q1,Q2; wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD; wire 3:0D1,D2; wire VCC,GND; assign D1 = 4b0000,D2 = 4b0000,VCC = 1,GND = 0; ls161 u1(.Q(Q1),.RCO(RCOL),.D(D1),.ET(VCC),.EP(VCC),.LOAD(LOAD),.CLR(VCC),.CLK(CLK); ls161 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK);

6、 XS7D u8(.DIN(Q1),.DOUT(QL); XS7D u9(.DIN(Q2),.DOUT(QH); nand u3(LOADL,Q13,Q10); nand u4(LOADH,Q21,Q10,Q11); not u5(EN,LOADL); and u6(LOAD,LOADL,LOADH); not u7(RRCO,LOADH); endmodule 仿真结果： 二、原理图方法实现 仿真结果： 五、主要仪器设备、软件及耗材 安装有 QuartusII 的电脑一台。 六、实训步骤 1.按照课本或者资料提供的 24 进制计数器的电路原理图在 QuartusII 平台上按照原理图仿真的方法画出原理图，进行编译仿真， 观看仿真结果。 2.对仿真结果所得出的波形图进行分析，看输出波形是否