EDA课程设计--频率计

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1、 I 目录目录 摘要 正文.1 1.设计目的和要求.1 2.设计原理.1 3.设计内容.1 II 摘要摘要 此次设计的主要目的是学习掌握频率计的设计方法， 掌握动态扫描输出电路 的实现方法，学习较复杂的数字系统的设计方法。通过单位时间（1 秒）内频率 的计数来实现频率的设计。此次设计主要用四位十进制计数器，所以频率计数范 围为 19999Hz。量程有 1KHz，1MHz两档，用 LED 灯指示。且读数大于 9999 时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。读 数小时，频率计处于前量程状态，下次测量，量程自动减小一档。然后锁存防止 闪烁显示，最后由译码扫描显示电路输出

2、到数码管进行显示输出。并且下载后能 够进行仿真频率的计数和静态显示。通过这次的设计能够更清楚的理解 VHDL 程序的描述语言，进行简单程序的编写和仿真。 关键词：关键词：EDA 技术、频率、四位十进制、仿真、锁存显示 III 正文正文 1.设计目的和要求设计目的和要求 （1）设计 4 位十进制频率计，学习较复杂的数字系统设计方法； （2）用 VHDL 硬件描述语言进行模块电路的设计； （3）掌握较为复杂的原理图层次化设计，熟悉详细的设计流程。 2.设计原理设计原理 根据频率的定义和频率测量的基本原理， 测定信号的频率必须有一个脉宽为 1S 的输入信号脉冲计数允许的信号；1S 计数结束后，计数值

3、被锁入锁存器，计 数器清零，为下一测评计数周期做好准备。测频控制信号可以由一个独立的发生 器来产生。 FTCTRL 的计数使能信号 CNT_EN 能产生一个 1S 脉宽的周期信号， 并对频 率计中的 4 位计数器 couter4D 的 ENABL 使能端进行同步控制。当 CNT_EN 高 电平时允许计数； 低电平时停止计数， 并保持其所计的脉冲数。 在停止计数期间， 首先需要一个锁存信号 LOAD 的上升沿将计数器在前一秒钟的计数值锁进锁存 器 REG4D 中，并由外部的十进制 7 段译码器译出，显示计数值。设置锁存器的 好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必

4、须有一清零信号 RST_CNT 对计数器进行清零，为下一秒的技术操作做准备。 3.设计内容设计内容 3.1 模块划分 四位十进制频率计 测频控 制电路 四 位 计 数器 四 位 锁 存器 十 进 制 加 法 计 数器 IV 设计一个四位十进制频率计， 首先需要一个测频控制电路来产生一个脉宽为 1S 的输入信号脉冲计数允许的信号；然后需要一个 4 位计数器进行计数，由于 我们设计的是四位的十进制的频率计， 所以还需要用 4 个十进制的加法计数器来 构成所需要的计数器；在技计数完成之后还需要一个锁存器将计数值进行锁存， 从而使显示的数值稳定。 3.2 四位计数器设计 （1）输入完整的 VHDL 语

5、言描述，具体描述如下。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_

6、VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 1 THEN CQI h0,bo=h1,co=h2,do=h3); u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4); u3:sz port map(clki=clk,clko=s1); u4:js port map(fb=s0,clk=s1,g5=g5,q=p0); u5:bcd port map(qi=p0,rst=rst,d1=d1,d2=d2,d3=d3,d4