电子系统课程设计报告--数字式测试信号发生器

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1、 通信电子系统设计综合实验通信电子系统设计综合实验 报报 告告 （ 2012 2012 2013 2013 学年学年 第第 3 3 学期学期） 设计题目：设计题目： 数字式测试信号发生器数字式测试信号发生器 专业班级：专业班级： XXXXXXXX 姓姓 名：名： XXXXXXXX 学学 号：号：XXXXXXXXXX 成成 绩：绩： 指导教师：指导教师： XX XX 老师老师 时时 间：间： 20132013 年年 7 7 月月 1 1 日日20132013 年年 7 7 月月 1212 日日 一 、设计题目设计题目 数字式测试信号发生器 二二 、设计任务、设计任务 使用 FPGA 技术设计一个

2、多功能测试信号发生器。能完成以下功能： 、产生单音信号，频率范围 10kHz-1MHz,步进 10kHz， 、产生双音信号，频率范围、步进同单音信号，双音频率间隔可调，步进 1kHz。 、产生正交信号，频率范围、步进同单音信号。 、设计基带信号源，输出可选，包括 01 交替，15 位长伪随机码以及其它自定义信号,码速 10kbps。 、增加三角波、方波等输出波形。 三三 、方案设计与设计原理分析、方案设计与设计原理分析 1、方案设计 本次课程设计利用 FPGA 技术在 QuartusII 平台设计一个多功能测试信号发生器， 采用直接 数字式频率合成器（Direct Digital Freque

3、ncy Synthesis，简称 DDS 或 DDFS）的方式。 在 FPGA 中定义 Rom 空间用来存储正弦波、余弦波、矩形波、三角波以及双音信号波形的量化数据，按 照不同频率要求以频率控制字为步进对相位增量进行累加，以累加相位值作为地址码读取存放 在存储器内部的波形数据，然后按键选择波形输出，经 D/A 转换后在示波器上观察波形。同时， 用 Verilog HDL 语言编写生成伪随机码编码器，实现 15 位长伪随机码以及其它自定义信号。 2、设计原理分析 （1）DDS原理 本设计的基本模块是 DDS 信号发生器。直接数字频率合成器（DDS）是通信系统中常用到 的部件，利用 DDS 可以制

4、成很有用的信号源。与模拟式的频率锁相环 PLL 相比，它有许多优点， 突出为（1）频率的切换迅速； （2）频率稳定度高。 一个直接数字频率合成器由相位累加器、波形ROM、D/A转换器和低通滤波器构成。下图为 DDS 原理框图： DDS 的工作原理为：在参考时钟的驱动下，相位累加器对频率控制字进行线性累加， 得到的相位码对波形存储器寻址，使之输出相应的幅度码，经过模数转换器得到相应的阶梯 波，最后在使用低通滤波器对其进行平滑，得到所需频率的平滑连续的波形。 DDS 输出信号频率： 其中，X 为频率累加器设定值（即控制字取值）；N 为相位累加器位数；fc 为参考时钟频率。 例如，假定基准时钟为 2

5、00 MHz，累加器的位数为 32，频率控制字 X 为： 0x08000000H，即为 227，则： 再设定频率控制字 X 为 0x80000000H，即为231，则： 理论上通过设定 DDS 相位累加器位数 N、频率控制字 X 和基准时钟 fc 的值，就可以得到任一频 率的输出。 频率分辨率为：fres=fc2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高， 相位累加器的位数越高，所得到的频率分辨率就越高。 （2）D/A 转换器 D/A 转换器的作用是把已经合成的正弦波的数字量转换成模拟量，本实验中的 D/A 转换器采用 的是 TI 公司的双通道 10 位 125MSPS 高速 DA

6、C 数据转换器 DAC2900，其芯片内部结构图如下 图所示： 由上图可知，FPGA 输出的10 位数字信号进入DAC2900 后，经过两个锁存器，转换为差分信 号输出。其配置时序图如下： 因此在实际应用中，根据上面的时序图，DAC 的配置必须使WR 信号与时钟信号一致即可。 四四 、分模块设计、分模块设计 1、系统原理总框图 2 、DDS 模块设计 此模块有累加器和寄存器组成： DDS 倍频器 由 w 和控制字 k 来控制波形频率，累加器的输出作为寄存器的输入，寄存器输出即为地址 数。设计要求步长设计为 10KHz，频率范围为 10KHz 到 1MHz，故采用倍频器将系统 20MHz 时钟倍频到 160MHz，累加器采用 14 位，则步长约为 10KHz。控制字为 6 位（通过三位按键控 制步长，一位按键控制叠加来实现） ，则范围为 10KHz 到 320KHz。 3 、波形 ROM 模块设计 该模块通过 C 语言或 MATLAB 生成所需波形的 mif 文件（本此设计借由 mif 生成器完成）