电子线路设计课程设计实验报告-多功能数字钟设计

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1、 实验报告实验报告 多功能数字钟设计 姓名 学号 班级 一、实验目标一、实验目标： 1、掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件 编程； 2、熟悉 EDA 软件使用； 3、掌握 Verilog HDL 设计方法； 4、分模块、分层次数字系统设计 二、实验任务及要求二、实验任务及要求 1、基本功能 准确计时，以数字形式（十二进制）显示时、分、秒的时间 校正时间：时、分 快校与慢校（1Hz 与手动） 复位：00:00:00 仿广播电台正点报时 (四高一低) 2、扩展功能： （1）任意闹钟； （2）小时为 12/24 进制可切换 （3）报正点数（几点响几声） 三、实验条件：三、实验

2、条件： DE0 实验板结构与使用方法 quartus 软件的使用 FPGA 的使用 四、电路设计过程：四、电路设计过程： 1、需求分析、需求分析 开发背景：数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广 泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必 需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度, 远远超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大 地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自 动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定 时电气的自

3、动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字 钟及扩大其应用，有着非常现实的意义。 2、 实验原理实验原理： 用层次化设计的方法以 Verilog 语言编程实现以下功能： （1） 、具有“时”、“分”、“秒”计时功能；时为 24 进制，分和秒都为 60 进制。 （2） 、具有校时和清零功能,能够用 4Hz 脉冲对“小时”和“分”进行调整，并可进行 秒清零；实际电路中使用快校时。 （3） 、具有整点报时功能。在 59 分 51 秒、53 秒、55 秒、57 秒发出低音 512Hz 信号,在 59 分 59 秒发出一次高音 1024Hz 信号,音响持续 1 秒钟,在 1024Hz

4、音响结束时刻为整点。 在实际电路中使用灯实现四低使用用 ，高音另一个灯显示。 （4） 、 具有一键设定闹铃及正常计时与闹铃时间的显示转换。 闹时时间为一分钟。 3、模块设计分析、模块设计分析 整体电路分为两块，主体电路和扩展电路分别实现基本功能和扩展的功能。 （1）、主体电路设计： （2）时分秒计数器需求分析： 分和秒计数器都是模 M=60 的计数器 其计数规律为 0001585900 时计数器： 若 采 用24小 时 制 ： 计 数 器 为24进 制 ， 其 计 数 规 律 为 0001022300. 若 采 用12小 时 制 ： 计 数 器 为12进 制 ， 其 计 数 规 律 为 010

5、21201. 24 小时制：当数字钟运行到 23 时 59 分 59 秒时，秒的个位计数器再输入一个秒 脉冲时，数字钟应自动显示为 00 时 00 分 00 秒。 12 小时制：当数字钟运行到 12 时 59 分 59 秒时，秒的个位计数器再输入一个秒 脉冲时，数字钟应自动显示为 01 时 00 分 00 秒。 4、逻辑分析：、逻辑分析： 主体电路由两个 60 进制计数器、一个 24 进制计数器、两个二选一数据选择 器、分频器，7 端译码显示器共 7 个模块组成。分频器将系统内置的 50MHz 的 信号分成 4Hz 的信号输出 CP， 是数字能稳定的在数码管上显示。 3 个计数器共用 一个时钟

6、信号 CP，为同步 8421BCD 码输出的计数器。具体实现如下图： 1 1 EN MCoM EN SCo EN 校时控制校时控制 Adj_Hour 校分控制校分控制 Adj_Min （adjust_Time） （adjust_Time） 图中连个选择器分别用于选择分计数器和是计数器的使能控制信号。 对时间 进行校正时，先选择校时模式，在 adjust_Time=1 时，在控制端（Adj_Hour、 Adj_Min）的作用下，使能信号接高电平，此时每来一个时钟信号，计数器加 1， 从而实现对小时和分钟的校正。正常计时时，使能信号来自每一位的低位计数器 的输出，即秒计数器到 59 秒时，产生一个输出信号（Sco=1）使分计数器加 1， 分秒计数器同时计到最大值时，产生输出信号（Mco=1）使小时计数器加 1。 时译码显示 分译码显示 秒译码显示 24 进 制 计 数器 选 择