集成电路综合课程设计

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1、 课程设计课程设计 开课学期：开课学期： 2013-2014 学年第一学期 课程名称：课程名称： 集成电路综合课程设计 学学 院：院： 专专 业：业： 班班 级级： 学学 号号： 姓姓 名：名： 任课教师：任课教师： 2013 年 9 月 11 日 一一、课程设计、课程设计目的目的 3 二二、设计要求设计要求 . 3 . 3 三三、设计基本原理设计基本原理 . 3 四四、设计设计分析设计设计分析 . 4 五，设计五，设计实现实现过程过程 . 5 A.A.电路设计电路设计 . 5 B.B.综合过程综合过程 . 错误错误!未定义书签。未定义书签。 C.C.结果结果 . 错误错误!未定义书签。未定义

2、书签。 五五. .总结及感想总结及感想 . 错误错误!未定义书签。未定义书签。 附件：附件： . 错误错误!未定义书签。未定义书签。 设计目的设计目的 利用 verilogHDL 设计数字电路异步 FIFO,通过对 verilogHDL 的学习， 掌握一些 基本的知识，本次课程设计的安排旨在提升学生的动手能力，加强大家对专业理 论知识的理解和实际运用，加强大家的自学能力，为大家做毕业设计做很好的铺 垫。 设计要求设计要求 遵循 RTL 设计规则，利用 VerilogHDL 设计数字电路异步 FIFO. 异步 FIFO 具有读写两个时钟，读时钟 100MHz，写时钟 50MHz。RTL 为可综合

3、设 计，需要考虑不同时钟领域的同步设计，具有空满标志产生逻辑，并且根据空满 标志进行读写数据及读写使能等逻辑控制。 根据 RTL 设计，编写验证环境，即 testbench，在 testbench 中测试异步 FIFO 的读写功能是否正确。异步 FIFO 写数据由 testbench 产生。编写一定的测试向 量，来测试覆盖所设计的异步 FIFO 各项功能及指标。 将异步 FIFO RTL 在 DC 环境中进行综合，编写约束文件，给出最终的综合结果， 包括面积报告，网表及时序报告。约束文件中，读写时钟要求见上，输入延迟为 写时钟周期的一半，输出延迟为读时钟周期的 1/3,其他约束要求根据 RTL

4、 设计 自己确定。 设计基本原理设计基本原理 从硬件的观点来看，就是一块数据内存。它有两个端口，一个用来写数据，就是 将数据存入 FIFO；另一个用来读数据，也就是将数据从 FIFO 当中取出。与 FIFO 操作相关的有两个指针，写指针指向要写的内存部分，读指针指向要读的内存部 分。FIFO 控制器通过外部的读写信号控制这两个指针移动，并由此产生 FIFO 空 信号或满信号。 对于异步 FIFO 而言，数据是由某一个时钟域的控制信号写入 FIFO，而由另一个 时钟域的控制信号将数据读出 FIFO。也就是说，读写指针的变化动作是由不同 的时钟产生的。因此，对 FIFO 空或满的判断是跨时钟域的。

5、如何根据异步的指 针信号对 FIFO 的满状态或空状态进行正确的判断。 设计分析设计分析 在数字集成电路中，触发器要满足 setup/hold 的时间要求。当一个信号被寄存 器锁存时， 如果信号和时钟之间不满足这个要求， Q 端的值是不确定的， 并且 在 未知的时刻会固定到高电平或低电平。这个过程称为亚稳态（Metastability） 。图 2 所示为异步时钟和亚稳态，图中 clka 和 clkb 为异步时 钟。 对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现 亚稳态的概率远远大于同步一个异步信号的概率。 对多个触发器的输出所组成的 写地址/读地址可以采用格雷码。由于格雷码

6、每次只变化一位，采用格雷码可以 有效地减少亚稳态的产生。 2.2 空/满标志的产生 空/满标志的产生 FIFO 的核心部分。如何正确设计此部分的逻辑，直接影响 到 FIFO 的性能。 空/ 满标志产生的原则是：写满不溢出，读空不多读。即无论在什么进修， 都不应出现读写地址同时对一个存储器地址操作的情况。 在读写地址相等或相差 一个或多个地 址的时候，满标志应该有效，表示此时 FIFO 已满，外部电路应 对 FIFO 发数据。在满信号有效时写数据，应根据设计的要求，或保持、或抛弃 重发。同理，空 标志的产生也是如此，即： 空标志 1) wbnext; assign full_val = (wgnext = w2_rptrDEPTH,w2_rptr(DEPTH-1):0); always(posedge wclk or negedge wrst_n) begin if(!wrst_n) full_r