组成原理课程设计--硬布线控制器的设计与调试

《组成原理课程设计--硬布线控制器的设计与调试》由会员分享，可在线阅读，更多相关《组成原理课程设计--硬布线控制器的设计与调试（20页珍藏版）》请在毕设资料网上搜索。

1、 计算机组成原理计算机组成原理 课程设计课程设计 硬布线控制器的设计与调试硬布线控制器的设计与调试 学学 院院 计算机工程学院 专业班级专业班级 2010 计算机科学与技术 2 班 小组成员小组成员 指导教师指导教师 2 目录目录 本报告包括以下内容：本报告包括以下内容： 一.(总框图) 数据通路图 二. 硬布线控制器逻辑模块图 三. 模块 ABEL 语言源程序 四. 硬布线控制器指令周期流程图 五. 设计说明书 六. 设计与调试小结设计与调试小结 七. 调试过程 八. 本组成员实验心得 3 一一数据通路图数据通路图 实验电路实验电路： AR+1 地 址 显示 LDAR# T2 AR DBUS

2、7 DBUS0 C 三 态门 （244） 三态门 （244） ALU（ 181）ALU（ 181） S3 S2 S1 S0 M A7 A6 A5 A4 F7 F6 F5 F4F3 F2 F1 F0 Cn+4Cn Cn+4 T2 LDDR1 LDRi T3 DR1 （273） 双 端 口 通 用 寄 存 器 堆 RF （ ispLSI1016） RD1 RD0 RS1 RS0 WR1 WR0 数 据 开 关 数 据 显 示 灯 A3 A2 A1A0 三态门 （244） SW7SW0 RAM-BUS# LR/W# T2 CEL# OER# RR/W# CER# VCC 双 端 口 存 储 器 ID

3、T7132 左 端 口 （ 163） RS-BUS# SW-BUS# Cn Cn# ALU-BUS# LDRi T3 AB 图 3.3 数 据 通 路 实 验 电 路 图 说明：说明：数据通路是将双端口存储器模块和双端口通用寄存器模块连接在一起形成的。 双端口通用寄存器(RF)由一个 ispLSI1016 实现，功能相当于四个八位通用寄存器， 用于保存参与运算的数据，运算后的结果也要送到 RF 中保存。双端口寄存器堆模块的控制 信号中，RS1、RS0 用于选择从右端口读出的通用寄存器，RD1、RD0 用于选择从左端口读出 的通用寄存器。而 WR1、WR0 用于选择写入的通用寄存器。LDRi 是

4、写入控制信号，当 LDRi=1 时，数据总线 DBUS 上的数据在 T3 写入由 WR1、WR0 指定的通用寄存器。左右端口分别与操 作数暂存器 DR1 和 DR2 相连，RF 的右端口通过三态门连接到数据总线 DBUS 上，因而 RF 中 的数据可以直接通过右端口送到 DBUS 上。 DR1 和 DR2 各由一片 74LS273 构成，用于暂存参与运算的数据。ALU 由两片 74LS181 构 成，ALU 的输出通过一个三态门发送到数据通路 DBUS 上。 双端口寄存器使用一片 IDT7132 （20488 位） ， 两个端口的地址输入 A8-A10 引脚接地， 因此实际使用的存储容量为 2

5、56 字节。左端口的数据输出端接在数据总线 DBUS，右端口的 数据输出接指令总线 IBUS。CEL#、LR/W#、OEL#控制左端口读写操作；CER#、RR/W#、OER# 控制右端口读写操作。CEL#为左端口片选信号，低电平有效；当 CEL#=1 时，禁止对左端口 的读写操作；当 LR/W#=0 时，左端口进行读写。OEL#的作用等同于三态门，当 OEL#=0 时， 4 允许左端口读出的数据送到数据总线 DBUS 上；当 OEL#=1 时，禁止左端口的数据放到 DBUS 上。因此将 OEL#写作 RAM-BUS#。右端口控制信号与左端口完全类似。左端口负责所有数据 和指令的写入， 右端口作

6、为指令端口， 不需要进行数据写入， 将右端口处理为只读端口， RR/W# 固定接高电平，OER#固定接地。 存储器左端口的地址寄存器 AR 和右端口的地址寄存器 PC 都是 2 片 74LS163，具有地址 递增功能。同时，PC 也起到程序计数器的功能。 指令由双端口寄存器的右端口送到指令总线 IBUS，再送入指令寄存器 IR，再通过操作 控制器产生各控制信号从而实现程序运行，本次实验编写的控制器是硬布线控制器。 二二硬布线控制器逻辑模块图硬布线控制器逻辑模块图 硬布线控制器逻辑模块图硬布线控制器逻辑模块图 首先首先根据硬连线指令流程图列出译码表，再设计出译码逻辑电路图。 下面给出本组的组合逻辑译码表: 5 说明说明：水平方向表示一个信号，纵向为某一状态或指令，单元格中的内容表示该控制信号在 该指令中有效的条件，根据译码表可以写出每个控制信号的逻辑表达式。 接着接着按照上面的组合逻辑译码表写出各信号的逻辑表达式： 6 LDDR1=ADD*W2+SUB*W2+AND*W2+STA*W2