时钟电路及分频器设计课程设计

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1、 电子装备设计电子装备设计 时钟电路及分频器设计时钟电路及分频器设计 学院名称： 专业班级： 电子信息工程电子信息工程 1002 学生姓名： 指导教师姓名： xx 2014 年 1 月 9 日 时钟电路及分频器设计 摘要：摘要： 时钟信号是通信系统及其他相关系统中的重要组成部分，系统可通过配置振 荡器，加外接典型电路产生振荡信号，再通过 n 级二进制分频器得到不同频率 的时钟信号。 振荡电路可配置适当的外围元件产生一定频率的振荡时钟作为分频 电路的时钟源，本系统要求振荡时钟配置为 4.096MHz，也可输入外部时钟源。 系统配置的振荡时钟分频后要求输出不同的时钟频率。 掌握任意进制分频器的设

2、计方法。掌握同步计数器 74LS161 多级级联的方法。研究不同连接方式时对分 频数的影响。 关键词：关键词： 时钟，分频器，计数器，74LS161 第一章第一章 引言引言 分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路，分频 器由最高位输出分频模数，计数器由其内部各级触发器输出不同的计数模数。随 着中规模电路的出现，分频器的设计方法，主要是合理灵活地应用计数器芯片， 实现任意进制分频。 第二章第二章 设计要求与设计思路设计要求与设计思路 一、设计要求 设计包括时钟震荡电路和分频电路两部分。 振荡电路可配置适当的外围元件产生一定频率的振荡时钟作为分频电路的 时钟源，本系统要求振荡

3、时钟配置为 4.096MHz，也可输入外部时钟源。 系统配置的振荡时钟分频后要求输出以下时钟信号： Q1： 输出时钟频率为 2048 KHz； Q2： 输出时钟频率为 1024 KHz； Q3： 输出时钟频率为 512 KHz； Q4： 输出时钟频率为 256 KHz； Q5： 输出时钟频率为 128 KHz； Q6： 输出时钟频率为 64 KHz； Q7：输出时钟频率为 32 KHz； Q8：输出时钟频率为 16 KHz； Q9：输出时钟频率为 8 KHz； Q10：输出时钟频率为 4 KHz； Q11：输出时钟频率为 2 KHz； Q12：输出时钟频率为 1 KHz 。 二、设计思路 时钟

4、起振电路，可以有多个方案： 1.用非门设计构成晶振振荡器,晶振为 4MHz； 2.555 时基电路构成多谐振动器。 分频器采用三个 74LS161 计数器构成多频率输出。 分频器和计数器是数字电 路和自动控制电路中极重要的一种单元电路，分频器由最高位输出分频模数，计 数器由其内部各级触发器输出不同的计数模数。随着中规模电路的出现，分频器 的设计方法，主要是合理灵活地应用计数器芯片，实现任意进制分频。 第三章第三章、电路设计、电路设计 （一）时钟震荡电路 1.方案一：此电路是由两个反相器及两个电容 C1 和一个晶振连接起来的正反馈 振荡电路，并设法使反相器工作在放大状态，即给他们设置适合的偏置电

5、压，这 个偏置电压可以通过在反相器的输出端与输出端之间接入反馈电阻来得到。 由石 英晶体的电抗频率特性可知： 石英晶体的多谐振荡器的振荡频率取决于石英晶体 的固有谐振频率 f0，而与外接的电阻和电容无关。 元件清单 元件序号 型号 主要参数 数量 1 U1A、U2B 74LS04 2 个 2 R1、R2 1K 2 个 3 X1 4MHZ 1 个 4 U4A 74ls74 1 个 5 C1 10nf 1 个 结论： 石英晶体的多谐振荡器的振荡频率取决于石英晶体的固有谐振频率 f0， 而与 外接的电阻和电容无关。 2.方案二：下图的多谐振荡器由 555 定时器和外接元件 R1、R2、C 构成多谐

6、振荡器。脚 2 与脚 6 直接相连。电路没有稳态，仅存在两个稳态，利用电源通过 R1、R2、向 C 充电，以及 C 通过 R2 向放电端 Dc 放电，使电路产生震荡，电容 C 在 2/3Vcc 和 1/3Vcc 之间放电和充电，从而在输出端得到一系列的矩形波。 VCC OUT U1 555_TIMER_RATED GND DIS RST THR CON TRI VCC 5V R1 10k R2 10k C1 100nF 1 C2 10nF 3 VCC 4 0 2 元件清单 元件序号 型号 主要参数 数量 1 R1、R2 4.7K 2 个 2 C1、C2 100nf、10nf 2 个 3 555 定时器 1 个 结论：通过改变 R 和 C 的参数可以改变振荡频率。 （二）分频器设计电路 74LS161 是一种四位二进制可预置的同步加法计数器，图 3-4-1 是其引脚图 从功能表中可知，当清零端 Cr=0 时，计数器输出 QA=QB=QC=QD=0。当 Cr=1， LD=0，CP 脉冲的上升沿作