外文翻译--高速数据采集系统的设计

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1、中文 4300 字， 2730 单词 毕业设计 (论文 )外文资料翻译 学 院 通信与信息工程学院 专 业 通信工程 学生姓名 班级学号 外文出处 IEEE Journals & Magazines 附件： 1.外文资料翻译译文； 2.外文原文 指导教师评价： 1翻译内容与课题的结合度： 优 良 中 差 2翻译内容的准确、流畅： 优 良 中 差 3专业词汇翻译的准确性： 优 良 中 差 4翻译字符数是否符合规定要求： 符合 不符合 指导教师签名：朱洪波 2015 年 4 月 17 日 高速数据采集系统的设计 张俊杰，章凤一，叶家骏 （上海大学特种光纤和光纤接入教育部重点实验室部，上海 2000

2、72） 摘要 ：为满足雷达信号采集的要求，设计了一种基于 PCI 总线的 12 bit100 MS / s 的数据采集系统。该系统可实现 6 GB 数据的实时采集和存储。可编程逻辑器件控制数据收集，存储和传输。使用 PCI 主模式的 PCI 数据传输，传输速率达到 60M 字节 /秒，（ 30 兆赫的模拟信号）收集到的信号的信噪比可以达到 55 dB。 关键词 ： PCI 控制器 ；可编程器件 ；抖动。 1.总述 随着通信，雷达等领域的快速发展，所需处理模拟信号的带宽和动态范围也越来越大，DAC 采样速度和精度要求越来越高。高速度和高精度的数据收集所需的存储器带宽变得越来越大，因此，如何提高数

3、据存储器带宽已经成为高速数据采集系统 设计的瓶颈之一。 雷达系统的数据采集系统时钟采样频率要求是至少 100 兆赫，对至少 10 位 DAC 分频。而现有的计算机系统满足不了雷达系统的实时传输的要求。但雷达信号的有用信息只占其中一小部分。如图 1，因此，只要将有用信息采集和储存，则可实现雷达信号样本实时存储。 图 1 根据雷达信号采集和存储的特性，本文设计一个 12 bit100 MS / s 的数据采集系统。该系统采 用了 PCI 总线连接到计算机，数据采集系统利用板卡大容量信息对有用信息进行实时处理，数据采集由系统外部出发信号控制。 2.数据采集卡框架 整个采集系统分为以下四个部分：模拟信

4、号调制部分，时钟脉冲处理模块，数据缓存模块，数据传输和触发模块。如图 2 所示。 图 2 2.1 模拟信号调制 模拟信号的调制包括：模拟信号前放，信号数控增益，单端转差分布。模模拟信号前置运放采用 AD9631 实现输入信号的阻抗匹配及信号的低通滤波。在一个雷达系统中，从不同的雷达站收集扫描目标的雷达信号振幅是不同的，并且为了提 高采集系统的信噪比，应使ADC 的模拟输入信号的幅度接近满幅。所以将一个压控增益运算放大器 AD603 芯片加到前置运算放大器之后，以调节 ADC 输入信号的范围。电压控制 AD603 的增益芯片的模拟带宽在 90 MHz 时， 增益范围 -11 dB 一 30 dB

5、。由一片 8 位 DAC 芯片产生压控芯片的的增益电压， DAC 的芯片选择 MAX503 MAXIM 公司出品，芯片数字输入由 FPGA 控制和产生。数据采集系统的 ADC 是由 AD 公司 12 位 100 兆赫 AD9432 的芯片，该模拟信号为 45MHz仍然具有 65 dB的信噪比。由于该 ADC 模 拟信号为差分输入差，因此 ,从压控增益芯片 AD603输出的模拟信号经过单端转差分芯片 AD8138 连接到 ADC 芯片上，从 ADC 输出的 12 bit数字信号直接连接到 FPGA 芯片上。 2.2 时钟模块 为了增加所述采集系统的灵活性和通用性，该 ADC 采样时钟芯片可以是从

6、外部时钟，也可以从内部时钟。采样时钟的选择由板卡跳线器决定。外部时钟通过 SMA 连接器连接到电路板上，外部时钟信号为 TTL 电平，由于 ADC 的采样时钟需要 PECL 电平，因此，外部时钟时钟由 PECL 电平转换芯片 MClOELl6 连接到时钟选择 模块。 ADC 的内部时钟是由该系统的数控时钟模块生产。 时钟模块选择频率合成器是 NC SY89429。时钟输出的范围在25 兆赫至 400 兆赫之间，用于 PECL 输出信号，可直接连接到 ADC 的采样时钟。该频率合成器的时钟输出可被芯片的 11 位数字信号控制，可以精确调节输出时钟精度至 1兆赫兹。 11数字信号由 FPGA 控制

7、。在数据采集系统中，特别是在高速数据采集系统，该时钟是一个非常重要的信号，不同时钟抖动相差较大。当采集系统的输入模拟信号带宽较大时，在计算采集系统的信噪比时钟抖动不能被忽略。量化噪声的因素也需要考虑“ 1， 12 位的 ADC，当输入信号的频率为 40 MHz 时，信噪比和采样时钟抖动曲线如图 3 所示，横坐标为对采样时钟抖动， y 坐标为采集系统的信噪比。从图 3 中可以看出，为使 ADC 的采集系统的信噪比大于 50 dB，采样时钟抖动必须控制在 10 ps 以内，否则，在所造成的外部时钟抖动会降低 AD9432 的性能。本系统中采用 SY89429 芯片，输出时钟抖动峰最大值为 25 ps，时钟抖动均方根为 10 ps 左右，满足系统的设计要求。如果要使用外部时钟，必须选择具有低抖动外部时钟源。 图 3