数电课程设计

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1、 数字电子技术数字电子技术EDA课程课程 设计报告设计报告 姓名： 学号： 专业班级： 电气工程及其自动化三班 指导教师： 2015 年年 6 月月 4 日日 目录目录 一、实验任务. 1 二、实验目的. 2 三、关键词 2 四、内容摘要. 2 五、总体方案. 3 六、功能模块设计 4 60 进制计数器. 4 24 进制计数器. 6 秒、分、小时基本功能电子时钟 8 校时校分模块.10 整点报时模块. 11 时段控制模块.13 顶级模块（附加校时校分、整点报时、时段控制）.14 其他模块16 七、选用芯片型号和定义芯片管脚号.18 八、 课程设计中遇到问题和解决方法 .19 九、课程设计项目中

2、问题讨论 19 十、 课程设计项目的特点和实用性 .20 十一、课程设计项目完成的最终结论.20 十二、 心得体会 21 十三、 参阅教材及文献 21 1 实现多功能数字钟实现多功能数字钟 一、实验任务一、实验任务 （一）设计要求： 1、设计简易数字钟，即小时计数器为 8421BCD 码 24 进制 ；分和秒计数器 为 8421BCD 码 60 进制计数器； 2、设计校时和校分模块； 3、设计整点报时模块； 4、设计时段控制模块； 5、学生自行开发设计模块选项一； 6、学生自行开发设计模块选项二。 设系统示意框图如下图所示： （二）使用的软件及硬件： 1、quartus9.1 和 quartu

3、s11 软件 2 2、FPGA 实验开发装置 二二、实、实验目的验目的 课程设计是一实践教学环节，是针对数字电子技术课程的要求，结 合实践对学生进行综合设计性训练，在自学和实践训练中培养学生理论联系实 践，独立地解决实际问题；与此同时熟悉和了解现代 EDA 技术 。为后续课程学 习和工作打下实践基础。 通过课程设计是使学生熟悉和了解可编程专用逻辑电路的设计、开发流 程，熟悉和了解现代 EDA 设计工具 Quartus，初步掌握 Verilog HDL 语言的编 程方法，掌握数字电子系统层次化的设计方法。 提高学生应用计算机技术进行小型数字系统的设计和辅助分析的能力； 学习书写课程设计报告 ;

4、学会理论联系实践会做事；培养认真、规范和严谨的工作作风 ！ 三、关键词三、关键词 数字钟，校时校分，时段控制，整点报时，分段控制，原理图， Verilog语言，仿真，quartus9.1，quartus11，FPGA 四四、内容摘要内容摘要 数字钟实际上是一个对标准频率进行计数的计数电路。它的计时周期是 24 小时，由于计数器的起始时间不可能与标准时间（如北京时间）一致所以采用校 准功能和报时功能。 数字钟电路主要由译码显示器、校准电路、报时电路、时计数、分计数、秒 计数器，振荡电路和单次脉冲产生电路组成。其中电路系统由秒信号发生器、 “时”、“分”、“秒”计数器、译码器及显示器、校准电路、整

5、点报时电路组 成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用 石英晶体振荡器加分频器来实现，将标准秒信号送入“秒计数器”， “秒计数器” 3 采用 60 进制计数器，每累计 60 秒发出一个“分脉冲”信号，该信号将作为“分 计数器”的时钟脉冲。“分计数器”也采用 60 进制计数器，每累计 60 分钟，发 出一个时脉冲信号，该信号将被送到时计数器。时计数器采用 24 进制计时器， 可实现对一天 24 小时的计时。译码显示电路将“时”、“分”、“秒”计数器 的输出状态通过显示驱动电路，七段显示译码器译码，在经过六位 LED 七段显 示器显示出来。整点报时电路时根据计时系统的

6、输出状态产生一个脉冲信号，然 后去触发一音频发生器实现低、高音报时。校准电路时用来对“时”、“分”、 “秒”显示数字进行校对调整的。 基本核心模块是数字钟，进而设计校时校分、整点报时和时段控制模块，同 时还可以加上其他研发模块共同组成本次的课程设计。 五五、总体方案总体方案 整点报时 分段控制 校时模块 校分模块 分频器电路 分频器电路 振荡器电路 4 六六、功能模块设计功能模块设计 60 进制计数器进制计数器 S60 的 8421BCD 码计数器参考模块原理图 S60 的 8421BCD 码计数器参考模块 Verilog语言 5 S60 的 8421BCD 码计数器的仿真波形 S=60 的 8421BCD 码计数器模块原理图打包图 分析：60 进制计数器是电子时钟的秒计数，由两个 74161 和多个逻辑门组成， 实现每一个时钟信号上跳沿加一从 0 到 59，清零并输出