数字电路课程设计--数字钟的设计与实现

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1、学 号 数字电路课程设计 设计说明书 数字钟的设计与实现 起止日期： 2013 年 6 月 25 日 至 2013 年 6 月 28 日 学生姓名 班级 成绩 指 导 教 师 ( 签 字 ) 计算机与信息工程学院计算机与信息工程学院 2013 年年 6 月月 28 日日 1 目录 一、引言 . . 2 二、 实验要求 2 三、 实验目的 2 四、实验内容 . 2 五、实验原理 . 2 六、实验连线 . 3 七、数字钟 VHDL 文本 3 八、 总结 .11 2 一、一、引言引言 数字钟是采用数字电路实现对时、分、秒，数字显示的计时装置，广泛用于个人家庭， 车站，码头、办公室等公共场所，成为人们

2、日常生活中不可少的必需品，由于数字集成电路 的发展和石英振荡器的广泛应用， 使得数字钟的精度远远超过老式钟表， 钟表的数字化给人 们生产生活带来了极大地方便， 而且大大地扩展了钟表原先的报时功能。 诸如定时自动报警、 校时自动打铃、时间程序自动控制、定是广播、自动启闭路灯、定时开关烘箱、通断动力设 备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究 数字钟及扩大其应用有着非常现实的意义。 二、二、实验实验要求要求 1具有时，分，秒，计数显示功能，以24小时循环计时。 2具有清零，调节小时、分钟功能。 3. 具有整点报时功能，整点报时的同时 LED 灯花样显示。 三

3、、三、实验实验目的目的 1掌握多位计数器相连的设计方法。 2掌握十进制、六进制、二十四进制计数器的设计方法。 3巩固多位共阴极扫描显示数码管的驱动及编码。 4掌握扬声器的驱动。 5LED 灯的花样显示。 6. 掌握 CPLD 技术的层次化设计方法。 四四 、实验内容实验内容 1.根据电路持点，可在教师指导下用层次设计概念，将此设计任务分成若干模块，规定 每一模块的功能和各模块之间的接口， 让几个学生分做和调试其中之一， 然后再将各模块合 起来联试，以培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义，以及模块元件之间的连接概念。了解如何融合不同目 录下的统一设计。

4、 模块说明: 各种进制的计数及时钟控制模块（10 进制、6 进制、24 进制）; 扫描分时显示,译码模块; 彩灯,扬声器编码模块; 各模块都是由 VHDL 语言编写。 3 数字钟各模块连接示意图数字钟各模块连接示意图 五、五、实验原理实验原理 1时钟计数： 秒60 进制 BCD 码计数； 分60 进制 BCDD 码计数； 时24 进制 BCDD 码计数； 整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2 具有驱动 8 位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出， 编码和 扫描部分可参照前面实验。 3扬声器在整点时有报时驱动信号产生。 4. LED 灯在整点时有

5、花样显示信号产生。 六六、 实验连线实验连线 输入接口： 4 1 代表清零，调时，调分信号 RESET，SETHOUR，SETMIN 的管脚分别已经连接按 键开关。 2 代表计数时钟信号 CLK 和扫描时钟信号 CKDSP 的管脚分别已经同 1HZ时钟源和 32HZ（或更高）时钟源相连。 3 Reset 键为低电平复位，已经接上。 输出接口： 1 代表扫描显示的驱动信号管脚 SCAN2，SCAN1，SCAN0 已经接到实验箱上的 SCAN0SCAN2，AG 接八位数码管显示模块的 AG。 2 代表花样 LED 灯显示的信号管脚 LAMP0LAMP2 已经同 3 个 LED 灯相连。 代表 到时

6、 LED 灯闪烁提示的 ENHOUR 接 LED 灯。 SETHOUR、SETMIN 分别对应 CPU 板上的 PB0、PB1（有些 CPU 板对应的标识 是 SW1、SW2） RESET 对应 CPU 板上的 RESET CLKDSP 对应 CPU 板上的 50MHz 固定晶振输入。 LAMP 对应 IO9-IO11。 CLK，对应 IO3。 功能选择位 M30状态为 0010，左端 8 个数码管，低 8 位为 7 位段加小数点选取位， 高 8 位为 8 个数码管 com 端选取， 即如果要选取数码管 0， 则发送总线值为： 1111 1110 1111 1111，如要选取数码管 1，则发送总线值为：1111 1101 1111 1111，此时所选数码管 7 段和 DP 位将全部亮。 实验接线实验接线：用导线连接 IO3 与 ADJ_CLK，调整 SW17-SW20，使输出频率为 1Hz； IO9-IO11 接到 L1-L3 上； IO5 接到蜂鸣器的 BUZZER 控制端口。 按下 PB0、PB1