四路电子抢答器EDA课程设计报告

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1、 EDAEDA 技术技术 课程设计报告课程设计报告 专专 业：业： 电子信息工程电子信息工程 班班 级：级： 101 姓姓 名：名： XXX 学学 号：号： XX 指导教师：指导教师： 2013 年年 4 月月 22 日日 一、一、设计题目设计题目 四路电子抢答器 二、设计目的二、设计目的 1.掌握使用 VHDL 语言设计小型数字电路系统； 2.掌握应用 QUARTUS软件设计电路的流程； 3.掌握电子抢答器的设计方法。 三、设计任务及要求三、设计任务及要求 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢

2、答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使 其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置抢答时间的初始值。在主持人宣布 抢答开始，并给出倒计时记数开始信号以后，抢答者可以开始抢答。此时，显示器从初始值 开始倒计时， 计到 0 时停止计数， 同时 LED 亮起超时警报信号， 并反馈到锁存模块进行锁存， 使得参赛者不能进行抢答。若参赛者在规定的时间内抢答，则计数模块自动终止计数。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后， 由主持人进行打分，答对一次加 1 分。 四、设计思路： 系统的输入

3、信号有：各组的抢答按钮 A、B、C、D，系统允许抢答信号 STA，系统清零信 号 CLR，系统时钟信号 CLK，计分复位端 CLR，加分按钮端 ADD；系统的输出信号有：四个组 抢答成功与否的指示灯控制信号输出口可用如 LED_A、LED_B、LED_C、LED_D 表示，四个组 抢答时的计时数码显示控制信号， 抢答成功组别显示的控制信号， 各组计分动态显示的控制 信号。整个系统至少有四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；分频 模块。 抢答鉴别及锁存 分频 计数 计分器 数码管显示 数码管显示 系统组成框图 五、各模块设计五、各模块设计 （一）抢答鉴别和锁存模块 抢答队伍共分

4、为四组 A,B,C,D。当主持人按下 STA 键同时 R 输入低电平时，对应的 START 指示灯亮，同时 EN 端输出高电平，这时四组队伍才可以进行抢答，即抢答信号 A,B,C,D 输入电路中后，通过判断是哪个信号最先为1得出抢答成功的组别 1，2，3 或 4 组， 然后将组别号输出到相应端 A1,B1,C1,D1,此时 START 指示灯灭掉同时 EN 端输 出低电平，并将组别序号换算为四位二进制信号输出到 STATES30端锁存，等待输 出到计分和显示单元。一旦 R 输入高电平，则把“0000”输出到 STATES30端锁存， 同时四组队伍无法进行抢答。其模块如下： 抢答鉴别及锁存模块

5、1.抢答鉴别及锁存源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qdjb_sc is port(STA,RST:in std_logic; A,B,C,D,R:in std_logic; A1,B1,C1,D1,START:out std_logic; EN : out std_logic; STATES:out std_logic_vector(3 downto 0); end qdjb_sc; architecture one of qdjb_sc is sig

6、nal abc:std_logic_vector(4 downto 0); signal tmp:std_logic; begin abc=R process(abc,RST,tmp) begin IF RST=1 then tmp=0; A1=0; B1=0; C1=0; D1=0;START=0;EN=0;STATES=“0000“; end if; if STA=1 then tmp=1; EN=1; START A1=1; B1=0; C1=0; D1=0; STATES=“0001“; tmp=0; EN=0;START A1=0; B1=1; C1=0; D1=0; STATES=“0010“; tmp=0; EN=0;START A1=0; B1=0; C1=1; D1=0; STATES=“0011“; tm