开题报告-- 基于PLL信号发生器的设计

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1、 毕业设计（论文）开题报告 基于 PLL 信号发生器的设计 系系 别：别： 专专 业：业： 学生姓名：学生姓名： 指导教师：指导教师： 年 11 月 22 日 毕业设计（论文）开题报告 课题题目 基于 PLL 信号发生器的设计 课题类型 工程设计 课题来源 自拟 成果形式 实物 同组同学 无 开题报告内容（可另附页） （详细内容见附页） 指导教师意见（课题难度是否适中、工作量是否饱满、进度安排是否合理、工作条件是否 具备等） 指导教师签名： 月 日 专家组及系里意见（选题是否适宜、各项内容是否达到毕业设计（论文）大纲要求、整改 意见等） 专家组成员签字： 教学主任（签章） ： 月 日 附件：开

2、题报告 基于 PLL 信号发生器的设计 一、主要任务及主要技术经济指标 完成一个无明显失真正弦波的设计，频率范围从 30MHz100MHz 可调。 二、研究的现状和发展趋势二、研究的现状和发展趋势 频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信 、数字 电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越 高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产 生同样高稳定度和精确度的大量离散频率的技术。 频率合成理论自 20 世纪 30 年代提出以 来，已取得了迅速的发展，逐渐形成了目前的 4 种技术：直接频率合成技术、锁

3、相频率合 成技术、直接数字式频率合成技术和混合式频率合成技术。 三、研究的路线与关三、研究的路线与关键技术键技术 锁相式频率合成器是采用锁相环(PLL)进行频率合成的一种频率合成器。 它是目前 频率合成器的主流， 可分为整数频率合成器和分数频率合成器。 在压控振 荡器与鉴相 器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。通过改 变分频系数 N，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率 的整数倍，因此称为整数频率合成器。输出信号之间的最小频率间隔等于参考信号的 频率，而这一点也正是整数频率合成器的局限所在。图 1 是锁相式整数频率合成器的 原理框图。 图

4、 1 琐相式整数频率合成器原理框图 在 VCO 的输出端和鉴相器的输入端之间的反馈回路中加入了一个N的可变分频器。 高稳定度的参考振荡器信号fR经R次分频后，得到频率为fr的参考脉冲信号。同时，压 控振荡器的输出经N次分频后，得到频率为f0的脉冲信号，两个脉冲信号在鉴频鉴相进 行频率或相位比较。当环路处于锁定状态时，输出信号频率： 0=Nr 显然，只要改变分频比N，即可实现输出不同频率的0，从而实现由r 合成0的目的。 其输出频率点间隔r。 由于单环 PLL 频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时 间等多方面的性能要求，因此，现代通信与电子设备中采用多环 PLL 频率合

5、成器、吞除脉 冲式锁相环频率合成器或锁相环分数频率合成器。 在多环频率合成器中，使用多个锁相环路。如在三环锁相频率合成器中，高位环提供 参考分频器 鉴相器 LPF 可变分频器 fR fr VCO 1/N f0 Ve fout 1/R 频率间隔较大的较高频率输出， 低位环提供频率间隔较小的较低频率输出， 加法环将前两 部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合 成信号输出。 在实际应用中， 特别是在超高频工作情况下， 为获得较大范围的频率选择(较多的频率 数)和较小的步进频率，多采用吞除脉冲式锁相环频率合成器。其实现方法为，在 M 分频 器与压控振荡器之间插入

6、高速双模前置分频器(P 与(P1)和吞除脉冲计数器 A，最 终得到总频计数分频比： N=A(P+1)+P(M-A)=PM+A输出信号频率为： OUT=（PM+A） r 可见，频率范围扩展了 P 倍，而频率间隔仍然保持为较小的fr。 吞除脉冲锁相式整数环频率合成器是一种在通信、 雷达等领域中得到广泛应用的器件， 它的最大特点是频率间隔小、 工作频率高。 锁相式分数频率合成器的输出信号频率不必是 参考信号频率的整数倍，可以是参考信号频率的小数倍。如果参考电压用fr表示，输出 电压用out out=(N+K/M)r 其中，K和M为整数，0KM，而 M 决定了小数频率合成器的精度。小数频率合成器 输 出信号的最小频率间隔即输出频率精度由参考信号频率和小数频率合成器的分辨位数决 定。 由此可见， 小数频率合成器在支持较高频率的参