外文翻译----等精度频率计

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1、译文 现场可编程门阵列 FPGA (F ield P rogrammable Gate A rray) 属于 A S IC 产品 , 通过软件编程对目标器件的结构和工作方式进行重构 , 能随时对设计进行调整 , 具有集成度高、结构灵活、开发周期短、快速可靠性高等特点 , 数字设计在其中快速发展。重构高密度门阵列能胜任许多复杂的运算，在平行而设传统的计算机硬件。他们的特点，使开发一个硬件系统，专责表演快速共生矩阵运算，从而会议要求，实时图像分析的应用。 在另一方面，超大规模集成电路（超大规模集成电路）架构可被视为竞争力的 替代品 。不过，他们不是重构他们涉及高开发成本时间长，发展程序。 数字频率

2、计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用 Verilog HDL 编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分外，其余全部在一片 FPGA 芯片上实现。整个系统非常精简，且具有灵活的现场可更改性。 等精度测频原理 频率的测量方法主要分为 2 种方法 : (1) 直接测量法 , 即在一定的闸门时间内测量被测信号的脉冲个数。 (2) 间接测量法 , 例如周期测频法、 V F 转换法等。间接测频法仅适用测量低频 信号。 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低 , 在实用中有较大的局限性 , 而等精度频率计不但具有较高的测量精度

3、, 而且在整个频率区域能保持恒定的测试精度。频率测量方法的主要测量预置门控信号GATE 是由单片机发出， GATE 的时间宽度对测频精度影响较少，可以在较大的范围内选择，只要 FPGA 中 32 b 计数器在计 100 M 信号不溢出都行，根据理论计算 GATE 的时间宽度 Tc 可以大于 42 94 s，但是由于单片机的数据处理能力限制，实际的时间宽度较少，一般可在 10 0 1 s 间选择，即 在高频段时，闸门时间较短；低频时闸门时间较长。这样闸门时间宽度 Tc 依据被测频率的大小自动调整测频，从而实现量程的自动转换，扩大了测频的量程范围；实现了全范围等精度测量，减少了低频测量的误差。 本

4、设计频率测量方法的主要测量控制框图如图 1 所示。图 1 中预置门控信号 GA TE 是由单片机发出 , GA TE 的时间宽度对测频精度影响较少 , 可以在较大的范围内选择 , 只要 FPGA 中 32 b 计数器在计 100M 信号不溢出都行 , 根据理论计算 GA TE 的时间宽度 T c 可以大于 42194s, 但是由于单片机 的数据处理能力限制 , 实际的时间宽度较少 , 一般可在 10 011 s 间选择 , 即在高频段时 , 闸门时间较短 ； 低频时闸门时间较长。这样闸门时间宽度 T c 依据被测频率的大小自动调整测频 , 从而实现量程的自动转换 , 扩大了测频的量程范围 ；

5、实现了全范围等精度测量 , 减少了低频测量的误差。 频率计的实现 等精度测频的实现方法 。可简化为 CNT1 和 CNT2 是两个可控计数器，标准频率 (f )信号从 CN F1的时钟输入端 cI K输入，经整形后的被测信号 (f )从 CNT2的时钟输入端 cI K 输入。每个计数器中的 CEN 输入端为使能端，用来控制计数器计数。当预置闸门信号为高电平 (预置时间开始 )时。被测信号的上升沿通过 D触发器的输入端，同时启动两个汁数器计数；同样，当预置闸门信号为低电平 (预置时间结束 )时，被测信号的上升沿通过 D 触发器的输出端，使计数器停止计数。 频率计的位数及相关指标 位数：同时最多能

6、显示的数字位数。平常计数式的 8 位频率计只有几百元就可买到。对于高精度的测量， 9 位刚刚开始， 11 位算中等， 13 位才能算比较高级。 溢出位：把溢出位算进去的总等效位。有些频率计带有溢出功能，即把最高位溢出不显 示而只显示后面的位，以便达到提高位数的目的。这里个别指标是估计值。 速度：即每秒能出多少位。有了高位数的但测量特别慢也失去了意义。平常计数式的 8 位频率计，测量 10MHz 信号、 1 秒闸门能得到 10,000,000Hz，这实际上才是 7 位（位数等于取常用对数后的值），要想得到 8 位，需要 10 秒闸门；要想得到 9 位，需要 100 秒闸门，依次类推，即便显示允许

7、， 11 位需要 10000秒的测量时间了。但无论如何，还是每秒 7 位。因此，要想快速得到高位数则必须高速度。 分辨：这就像一个电压表最小可以分辨出多大的电压的指 标是类似的，越小越好，单位 ps（皮秒）。 1000ps=1ns。假设你用 1ns 的频率计要分辨出 1e-12的误差，就需要 1ns/1e-12=1000 秒的时间。而假设你有另外一个频率计的分辨是100ps，那么测量时间就可以缩短 10 倍为 100 秒，或者可以在相同的 1000 秒下测量出 1e-14 的误差。 时间频率测量 相比传统的电路系统设计方法， EDA 技术采用 VHDL 语言描述电路系统，包括电路的结构、行为方

8、式、逻辑功能及接口。 Verilog HDL 具有多层次描述系统硬件功能的能力，支持自顶向下的设计特点。设计者可不必了解 硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用Ver-ilog HDL 对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的 FPGA 器件中去，从而实现 FPGA 的设计。 时间频率测量是电子测量的重要领域。频率和时间的测量已越来越受到重视，长度、电压等参数也可以转化为与频率测量有关的技术来确定。本文通过对传统的多周期同步法进行探讨，提出了多周期同步法与量化时延法

9、相结合的测频方法。 最简单的测量频率的方法 是直接测频法。直接测频法就是在给定的闸门信号中填入脉冲，通过必要的计数电路，得到填充脉冲的个数，从而算出待测信号的频率或周期。在直接测频的基础上发展的多周期同步测量方法，在目前的测频系统中得到越来越广泛的应用。多周期同步法测频技术的实际闸门时间不是固定的值，而是被测信号的整周期倍，即与被测信号同步，因此消除了对被测信号计数时产生的 1 个字误差，测量精度大大提高，而且达到了在整个测量频段的等精度测量， 在时频测量方法中，多周期同步法是精度较高的一种，但仍然未解决 1 个字的误差，主要是因为实际闸门边沿与标频填充 脉冲边沿并不同步 Tx=N0T0- t2+ t1，如果能准确测量出短时间间隔 t1 和 t2，也就能够准确测量出时间间隔 Tx，消除 1 个字的计数误差，从而进一步提高精度。 为了测量短时间间隔 t1 和 t2，通常使用模拟内插法或游标法与多周期同步法结合使用，虽然精度有很大提高，但终未能解决 1 个字的误差这个根本问题，而且这些方法设备复杂，不利于推广。 要得到精度高，时间响应快，结构简单的频率和时间测量方法是比较困难的。 从结构尽量简单同时兼顾精度的角度出发，将多周期同步法与基于量化时延的短时间间 隔测量方法结合，实现了宽频范围内的等精度高分辨率测量。