功率放大器外文翻译---应用于功率放大器的过压保护电路

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1、PDF外文：http:/   1 外文翻译：  应用于功率放大器的过压保护电路       原文来源： Electronics, Circuits and Systems 15th IEEE International Conference ,2008  ICECS 2008:161-164     译文正文：  摘要  随着移动通信设备对更高集成度和更低成本的需求的增加，使用 CMOS 功率放大器来代替 GaAs 或者 SiGe 功率放大器的趋势 越来越大 。虽然目前 CMOS 价格相对比较低

2、廉，但是其射频性能存在劣势，而且还有低的击穿电压。这个问题特别体现在 PA 的输出级，当负载不匹配是，导致高电压驻波比（ VSWR）并在 PA 输出高峰峰值电压。本文在 0.13mm CMOS 工艺下设计了一个  27dBm PA，包括 VSWR保护电路。一个控制回路检测在 PA 输出端的高电压振幅尖峰以降低 PA 的增益，从而降低输出电压摆幅达到理想值。  1、引言  功率放大器是每个射频发射机的最重要部分之一。大多数功率放大器是基于 SiGe 或 GaAs 工艺技术，而收发器和基带电路更加倾向于使用低成本的标准 CMOS 技术。 CMOS PA 可以使得整个完

3、整的无线电系统集成在单个芯片中，这对于成本和面积的减少是相当 可观的。虽然 CMOS PA 的设计是一个非常大的挑战，但是现代深亚微米 CMOS 工艺的性能接近 SiGe 或 GaAs PA 更加具有吸引力。一个主要的问题是将在所有可能的情况之下保证可靠的操作。如果负载失配时，在 PA 输出端将导致高的VSWR，这个问题对于标准 CMOS 晶体管的低击穿电压非常重要。  本文提出了一种用于 CMOS 功率放大器的 VSWR 保护电路。该电路另外设计附加在一个输出功率为 27 dBm 的两级差分功率放大器中。这个 PA 的设计是为了集成在 DECT 电话芯片中，和参考文献 1类似。 P

4、A 的设计细节和测试结果参照文献 2。  本文结果如下：首先简单介绍了 PA 的非理想影响。第三部分介绍了可能的解决方案。第四部分给出了 PA 的整体结果和设计。接着对 VSWR 保护电路做了详细的介绍，最后给出了测试和仿真结果。  2、 PA 的非理想因素  CMOS PA 的可靠性问题主要包括三个方面：  由于热载流子效应，模拟 CMOS 电路的 RF 性能会退化 3。当漏极电场强度高时，沟道电子将对Si-SiO2 表层产生破坏，从而出现热载流子效应。这将导致 MOSFET 的开启电压增大使得跨导降低。  电迁移通常是指在电场的作用下导电离

5、子运动造成元件或电路失效的现象。 它可能会导致线路空隙，甚至差距，导致了芯片的破坏。电迁移是一个问题，尤其是当大的直流电流密度存在同一个线路中。  最后， CMOS 晶体管的一个致命威胁是栅氧化层或 PN 结暴露在过高的电压下会直接被击穿。 0.13 m 工艺的栅级击穿电压根据晶体管的种类在 4.5V8.5V 之间。 PN 结的反向击穿电压约为 7V。  3、天线上负载失配造成的过高电压  天线上负载失配导致传输信号的反射从而形成驻波。反射波的幅度和相位可以通过反射因子 来度量。如果传输信号幅度为 Vf，则驻波的最大幅度为 Vmax =Vf（ 1 + | |）。因

6、此在负载 失配严本科毕业论文（设计）外文翻译   2 重时，驻波幅度可以达到传输信号幅度的 2 倍。负载失配可以通过驻波比（ VSWR）来反应， VSWR 是驻波最大电压与最小电压的比值。  A驻波比  高电压驻波会加速 PA 电迁移的长期退化和热载流子效应，甚至会立即导致晶体管的击穿。一种办法，应付 CMOS 晶体管击穿的问题是要面对它的工艺水平，融入标准 CMOS 高电压兼容的晶体管。这些设备的制造过程中就必须增加额外的步骤和手段，此外，这些射频晶体管的性能一般低于标准的晶体管。最后，很多半导体公司“无生产线，并在独立半导体铸造厂制作。  因此，有希

7、望进行替代解决在线路水平上 的问题，电压反馈电路，以避免线路老化，该电路只适用双极晶体管，不适合用于 CMOS 功率放大器。  这项工作提出了一个用于 CMOS 功率放大器的保护电路。这感觉在 PA 的开路漏极输出高电压和动态降低偏置和增益放大阶段。基本概念和 6相似，但实施是不同的。两个主要组成部分，过压检测器和偏置调节，将在未来章节中讨论。  驻波比保护提出功率放大器包括一个两个阶段 AB 类功率放大器的核心和输出电压控制回路。一个系统的框图如图 1 所示控制回路的电压摆幅放大器在第二阶段的产出。如果输出摆幅在一定条件下驻波或过于高电源电压，偏置，因此 放大器的增益受限

8、制降低，重新建立输出摆幅。  差分功率放大器需要单端转换。除芯片以外的所有 CMOS 采用 13 微米工艺。                    图 1 设计功率放大器的核心  这两个阶段的核心采用的是功放大器级间和输入的匹配，结构是众所周知的，特别是对双极型器件功率放大器，电路图如图 2 差分设计采用了虚拟平面，导致了良好的偶次谐波取消，该差分结构，尤其是一个重要的单片机发器，因为它减少了大功率放大器的干扰信号和其他组成部分。  通过对变压器磁耦合器，放大器耦合

9、被电隔离。所以偏置可设定为两个阶段。正如图中可 以看出。  2 电流于偏置，利用变压器中心抽头。谐振需要调整，以减少输入和输出变压器在作方面的  费用微调电容 C1 和 C2 被添加到匹配的网络，实现了 1.9 GHz 的工作频率共振。  通过不同的转化率以及变压器的大小，一个良好的级间匹配和输入匹配被发现。  尽管如此  通过电容晶体管的空间是有限的，此问题是更比双极型器件的 CMOS 严重，获取更高的频率更差。  功率放大器是专为集成到一个单芯片的 DECT 收发器，它是在两个电池供电下工作，功率放大器直接连接电池，两个串联的镍氢

10、电池的电压是 2。 5V。当电池充电时，电原电压在很短时间 内可达到 3.6V，早先提交了一份输出功率 0.13 微米的 CMOS 功率放大器具有良好的性能，已高于 1.2 V 的低电源电压的可靠性问题。因此，除了保护电路的驻波，重点放在已经意识到的可行性设计和功率放大器的核心布局。  本科毕业论文（设计）外文翻译   3                      图 2 B 输出匹配和差分至单端转换  负载阻抗变换和差分到单端转换被微型 LC 利用。差分

11、负载阻抗功率放大器输出转变的是相同的频率，它是由高次谐波的不平等。因此，在不同峰值电压漏输出驻波比时，可能会有所不同应用条件。因此，有必要监测与过压检测器都漏输出的峰值电压  C: 过电压检测 : 对于过电压检测电路如图 3 它由 n 个二极管链和一个并联电阻电容组成。在最后节点射频射出二极管链是连接到功率放大器漏极输出节点。在正常运作的二极管的电压 NVknee 总和大于最大漏极电压摆幅较大。因此，输出电压不加载和功率放大器的表现也没有变差。如果在驻波比情况下，PA 的峰值输出电压超过 nVknee，通过二极管链和电容器的电流。电压 Vcontrol，这是用来控制偏压，上升到 Vc

12、ontrol = VRFout - nVknee。高阻抗并联电阻必须履行的驻波条件，允许功率放大器返回正常状态。或 者到一个高阻抗低偏置电阻器使用，有可能节省芯片面积。  很显然，采用二极管连接的 PMOS 晶体管，用晶体管代替二极管是不可能的。一个二极管连接的晶体管的漏极电压低于大部分电压，从而导致二极管反向偏置。因此，可能破坏晶体管。                  图 3 D: 动态偏置调节  电压是用来调节放大器的偏置点阶段，一是让简单的电流是在功率放大器偏置在图 2 中使用。让扩大路  在图 4 中展示出来，