毕业设计----基于 VHDL语言的多功能数字钟设计

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1、 基于 VHDL语言的多功能数字钟设计 摘 要 VHDL作为一种硬件描述语言，可用于数字电路与系统的描述、模拟和自动设计与 仿真等， 是当今电子设计自动化的核心技术。 本文使用VHDL语言设计了一个数字时钟 电路，给出了设计该数字系统的流程和方法。本设计方法具有硬件描述能力强，设计方 法灵活，便于修改等优点，大大降低了数字系统设计的难度，提高了工作效率。 本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在 MAX+Plus工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了 一个基于CPLD的数字钟。 系统主芯片采用EPM7128SLC84，由时钟模块、控制

2、模块、计时模块、数据译码模 块、显示以及报时模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验 证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启 停功能。 关键词：硬件描述语言，VHDL，数字电路设计, 数字钟 Digital Clock Design Based On The Hardware Description Language(VHDL) Author: 。 。 。 。 。 。 。 。 Tutor: 。 。 。 。 。 。 。 。 Abstract VHDL can be used to describe,simulate and digital

3、 system automatically. Nowdays,it becomes a key technology in automatic electronic design. There is a lot of superiority in this description language.This article introduces the method and the process using VHDL to design a digital system by an example of digital clock dasign. The result given in th

4、is paper shows that VHDL is one of the strongest tools in hardware description and it is a flexible among the design method. The method given in this paper can reduce the difficulty of digital system design and improve the work efficiency. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a CPLD-based digital clock. The main system