数字逻辑电路课程设计报告

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1、1 数字逻辑电路实验报告数字逻辑电路实验报告 姓名：姓名： 班级：班级： 学号：学号： 2 目录目录 一、实验目的一、实验目的3 二、设计要求二、设计要求3 三、具体设计思路三、具体设计思路3 1. 24 进制计数器的设计进制计数器的设计4 2. 60 进制计数器的设计进制计数器的设计5 3. 二路选择器的设计二路选择器的设计6 4. 分频器的设计分频器的设计6 5. 动态扫描的涉及动态扫描的涉及7 6. 整点报时功能的设计整点报时功能的设计8 7. 选择显示与闹钟设置的设计选择显示与闹钟设置的设计9 四、 顶层图四、 顶层图10 五、 各个模块五、 各个模块11 1. 计时模块计时模块11

2、2. 整点报时与闹钟模块整点报时与闹钟模块11 六、 设计总结六、 设计总结12 3 一：实验目的一：实验目的 1. 学会应用数字系统方法进行电路设计； 2. 进一步学会应用 Quartus 软件开发应用能力； 3. 培养综合实验的能力。 二：设计要求二：设计要求 设计一个多功能数字时钟，具有以下几个功能： （1） 能进行正常的时、分、秒计时。 使用一个二十四进制和两个六十进制的计数器级联。分计数器以秒计 数器的进位作为计数脉冲，小时计数器以分计时器的进位作为计数脉 冲。 给秒 1Hz 。 （2） 可以使用以 EP1C12F324C8 为核心的硬件系统上的脉冲按键或者拨动开 关实现“校时” ，

3、 “校分”及清零功能。 （3） 可以使用系统上的扬声器进行整点报时 计时到 59 分 50 秒时，每两秒一次低音报时，整点进行高音报时。 低音报时用 512Hz，高音报时用 1kHz。 （4） 设置闹钟，并连接扬声器实现闹铃功能。 设定闹钟时间与新的计数器进行存储，与正常计时互不干扰。 与正常计时状态进行切换。 设定一个比较模块，当计时与闹钟相等时，驱动扬声器鸣叫。 闹钟响声控制在一分钟之内，可以在一分钟设置按键取消闹时状态 （5） 用动态数码管显示时间。 用 6 个数码管，分别用一组独立的七段码进行驱动显示，将小时高位 到秒低位共 6 组时间经过 7 段译码，按照顺序锁定到数码管上。 用动态

4、扫描的方式显示。 扫描频率越高越稳定。 三：具体设计思路三：具体设计思路 利用按键实现“校时” ， “校分”及清零功能。 （1） SA：校时键。按下 SA 键时，时计数器迅速递增，按 24 小时循环，并且 计满 23 时回到 00. （2） SB：校分键。按下 SB 键时，分计数器迅速递增，按 60 小时循环，并且 计满 59 时回到 00，但不向时进位。 （3） SC：秒清零。按下 SC 时，秒计数器清零。 （4） 要求按键均不产生数字跳变，因此需要进行销抖处理。用 D 触发器。 实现： 4 1. 24 进制计数器的设计：进制计数器的设计： VHDL 语言描述： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity cnt24 is