毕业设计--片上网络路由器IP核的设计与实现

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1、 片上网络路由器 IP 核的设计与实现 作 者 姓 名： 指 导 教 师： 学 院 名 称： 信息科学与工程学院 专 业 名 称： 电子信息工程 2011 年 6 月 Design and realization of the routing IP Core based on NoC by Supervisor: June 2011 I 毕业设计（论文）任务书 毕业设计（论文）题目：毕业设计（论文）题目： 片上网络路由器片上网络路由器 IPIP 核的设计与实现核的设计与实现 设计设计(论文论文)的基本内容：的基本内容： 本课题将在Xilinx的XUPV2P 开发板上用VHDL硬件描述语言设计并

2、实现 一个片上网络路由器 IP 核以及用该 IP 核搭建的片上网络快速原型系统。利用 EDK 和 ISE 在 FPGA 上搭建易硬件模型以实现此 IP 核的基本逻辑功能路由， 同时将通过读写 RAM 的方式实现对路由器的监测状态的存储和读取，另外还 要对此核进行基本的封装，使其具有统一的对外接口和灵活的参数设定。最后， 要用该 IP 核搭建片上网络快速原型系统，以测试该 IP 的功能。 毕业设计（论文）专题部分：毕业设计（论文）专题部分： 题目：题目： 设计或论文专题的基本内容：设计或论文专题的基本内容： 学生接受毕业设计（论文）题目日期学生接受毕业设计（论文）题目日期 第第 周周 指导教师签

3、字：指导教师签字： 年年 月月 日日 II 片上网络路由器 IP 核的设计与实现 摘要 随着半导体技术以及集成电路技术的飞速发展， 单个芯片中IP （Intellectual Property） 核数量越来越多。这时基于片上总线的 SoC（System-on-a-Chip）在设计上遇到了全局 时钟难以同步、地址空间有限、无法支持多节点并行通信等问题。将计算机网络技术引 入 SoC 设计领域， 以片上网络的形式从体系结构上彻底解决上述问题已成为该领域的研 究热点。片上网络的可升级和易扩展性很好的满足了新设计的要求，并逐渐发展成为片 上总线之外的一种新的通信结构。目前片上网络的大部分研究基于软件模

4、拟器和 FPGA 快速还原系统。软件模拟器的模拟速度和精度不能兼顾。基于 FPGA 的快速原型系统能 够准确快速的模拟片上网络的各种行为， 但目前各 FPGA 厂商和片上网络研究机构均未 提供支持片上网络设计的路由器 IP 核，这增加了片上网络原型设计的复杂性。 本文设计了一种具有完整的路由功能、统一的对外接口、灵活的参数设定、具有全 面的状态监测功能的片上网络路由器 IP 核。该路由器 IP 核具有如下功能：能够连接总 线和用户逻辑两种接口、路由延时可变、路由算法和数据包格式可选、缓存深度可由用 户配置、能够搭建片上网络快速原型系统。该路由器 IP 核主要由四个功能模块组成： 总线命令转换模

5、块、延时可变路由模块（路由子模块、仲裁子模块和交换阵列模块） ， 路由状态检测模块、用户自定义逻辑模块。 本文主要通过 modelsim 仿真工具对所设计的路由节点各个功能模块进行了仿真， 并在 Xilinx的 VirtexII Pro XUP 的 FPGA 开发板上通过串口监测路由节点的状态。 关键词关键词：片上网络；拓扑结构；路由算法；路由节点；FPGA 设计 III The design of routing IP Core based on NoC Abstract As the growing development of semiconductor technology and i

6、ntergrated circuits, more and more IP cores integrated on one single chip. Some problems have become difficult to be solved in designing SoC based on chip bus. Firstly, synchronization of global clock is impossible.Secondly, address space is limited. Thirdly, chip bus can not support multi-node parrallel communication. As a consequence, the technology of computer networks was transplanted into SoC design to sovle systematic problems of chip bu