数字电路课程设计---数字电子钟逻辑电路设计

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1、 数字电路课程设计 课题：数字电子钟逻辑电路设计 姓 名： 学 号： 指导老师： 2011.12.23 摘要 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传 统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优 点，因而得到了广泛的应用；小到人们日常生活中的电子手表，大到 车站、码头、机场等公共场所的大型数显电子钟。 目录目录 一、设计目的一、设计目的 4 二、设计任务二、设计任务 4 三、方案设计三、方案设计 4 四、电路安装与调试四、电路安装与调试 . 9 五、数据分析五、数据分析 10 六、所用元件清单六、所用元件清单 . 10 七、设计收获体会七、设计收获体会 . 1

2、1 八、致谢八、致谢 11 九、参考文献九、参考文献 12 一、设计目的一、设计目的 1.掌握数字电子钟的设计、组装与调试方法。 2.熟悉集成元器件的选择和集成电路芯片的逻辑功能及使用方法。 3.熟悉仿真软件的使用。 二、设计任务二、设计任务 用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要 求如下： 1.由晶振电路产生 1HZ 标准秒信号。 2.秒、分为 0059 六十进制计数器。 3.时为 0023 二十四进制计数器。 4.周显示从 1 到日为七进制计数器。 5.可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于 手动位置，可分别对秒、分、时、日进行手动脉冲输入调整或连

3、续脉 冲输入的校正。 6.整点报时。 整点报时电路要求在每个整点前鸣叫五次低音 （500HZ） , 整点时再鸣叫一次高音（1000HZ） 。 三、三、方案设计方案设计 1.系统设计原理框图 显示器显示器 译码器译码器 7进制周进制周 计数器计数器 显示器显示器 译码器译码器 24进制时进制时 计数器计数器 显示器显示器 译码器译码器 60进制分进制分 计数器计数器 显示器显示器 译码器译码器 60进制秒进制秒 计数器计数器 日校日校 分校分校 时校时校 秒校秒校 单次或连续脉冲单次或连续脉冲晶体振荡器晶体振荡器分频器分频器 1Hz 2. 运用单片机知识，使用 AT89C51 单片机芯片控制电路

4、，编写 c 语 言程序后烧制到芯片中，控制数字时钟的运行。流程大致如下所示： AT89C51 驱动电路 数码管显示 通过方案比较，一方面由于芯片器材的限制，只能将设计偏向方 案一，另一方面结合课程目的，是巩固数字电路的实践应用。因而选 用方案一。 3.使用方案的框图 显示器显示器 译码器译码器 7进制周进制周 计数器计数器 显示器显示器 译码器译码器 24进制时进制时 计数器计数器 显示器显示器 译码器译码器 60进制分进制分 计数器计数器 显示器显示器 译码器译码器 60进制秒进制秒 计数器计数器 日校日校 分校分校 时校时校 秒校秒校 单次或连续脉冲单次或连续脉冲晶体振荡器晶体振荡器分频器

5、分频器 1Hz 4.模块电路 1）秒脉冲发生器 脉冲发生器是数字钟的核心部分， 它的精度和稳定度决定了数字钟的 质量，通常用晶体振荡器发出的脉冲经过整形、分频获得 1Hz 的秒 脉冲。如晶振为 32768 Hz，通过 15 次二分频后可获得 1Hz 的脉冲输 出，电路图如图 1.2 所示。 CD4060 12 R 11 10 22M 20pF 320pF 32768Hz 3 C1 1D Q 74LS74 1Hz Q14 图 1.2 秒脉冲发生器 2）计数译码显示 秒、分、时、日分别为 60、60、24、7 进制计数器、秒、分均为 60 进制，即显示 0059，它们的个位为十进制，十位为六进制。

6、时为 二十四进制计数器，显示为 0023，个位仍为十进制，而十位为三 进制， 但当十进位计到 2， 而个位计到 4 时清零， 就为二十四进制了。 周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、 5、6” ，所以我们设计这个七进制计数器，应根据译码显示器的状态 表来进行，如表 1.1 所示。 按表 1.1 状态表不难设计出“日”计数器的电路（日用数字 8 代替） 。 所有计数器的译码显示均采用 BCD七段译码器，显示器采用共阴 或共阳的显示器。 Q4 Q3 Q2 Q1 显示显示 1 0 0 0 日日 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 表 1.1 状态表 3）校时电路 在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要 进行调整。 置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲 由单次脉冲或连续脉冲输入。 4）整点报时电路（最后未能成功实现） 当时计数器在每次计到