课程设计---4位二进制全加器全减器

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1、 组合逻辑电路课程设计之 4 位二进制全加器 /全减器 作者： 姓名：周志敏 学号： 2907301001 姓名： 王光甫 学号： 2907301007 姓名： 沈俊楷 学号： 2907301004 课程设计题目 要求： 使用 74LS283 构成 4 位二进制全加 全减器。 具体要求： 1）列出真值表； 2）画出逻辑图； 3）用 Verilog HDL 进行仿真 。 摘要 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器 来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面问题。多为加法器的构成

2、有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行加法器的资源占用差距也会越来越大。 本文将采用 4 位二进制并行加法器作为折中选择，所选加法器为 74LS283，74LS283是 4位二进制先行进位加法器，它只用了几级逻辑来形成和及进位输出，由其构成 4 位二进制全加器 ；而四位的全减器可 以用加法器简单的改造而来。 采 用 Verilog HDL 对四位的全加器 -全减器 进行仿真。 关键字 74LS283， 全加器，并行进位，串行进位， 全减器 ， Verilog HDL 仿真 总电路设计 一、硬件电路的设计 该 4 位二进制全加器以 74LS283（图 1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对 4 位全加器电路设计的具体分析。 图 1