EDA数字秒课程设计

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1、 目录目录 1. 数字秒表的设计思路 1 2.系统设计要求 1 3.系统计时方案 1 4.系统仿真 10 5.结束语 13 6.参考文献 13 1. 数字秒表设计思路数字秒表设计思路 应用 VHDL 语言设计数字系统，很多设计可以在计算机上完成，从而缩短了数字系统的 开发时间，我们尝试利用 VHDL 为开发工具涉及数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器，六进制计数器，12500 的分频器，数 字选择器，和显示译码器等组成。在整个秒表中最关键的时候如何获得一个精确的 100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和清零信号，以便秒表能随意停止及启 动。 VHDL 的设

2、计流程 它主要包括以下几个步骤： （1）文本编辑： 用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。通常 VHDL 文件保存为.vhd 文件，Verilog 文件保存为.v 文件 （2）功能仿真 将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设 计可以跳过这一步，只在布线完成以后，进行时序仿真） （3）逻辑综合 将源文件调入逻辑综合软件进行综合， 即把语言综合成最简的布尔表达式。 逻辑综合软件会 生成.edf 或.edif 的 EDA 工业标准文件。 （4）布局布线 将.edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放

3、 PLD/FPGA 内。 （5）时序仿真 需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 通 常以上过程可以都在 PLD/FPGA 厂家提供的开发工具。 （6）器件编程 2系统设计要求系统设计要求 （1）数字秒表的计时范围是 0 秒59 分 59.99 秒，显示的最长时间为 59 分 59 秒。 （2）数字秒表的计时精度是 10ms。 （3）复位开关可以在任何情况下使用，即使在即使过程中，只要按一下复位开关，即使器 就清零，并做好下次即使的准备。 （4）具有启/停开关，启动计时器计时，再按启/停开关则停止计时。 、 3.系统计时方案系统计时方案 根据系统设计要求，

4、系统的组成框图如图 0-1 所示。 系统设计采用自顶向下的设计方案，系统的组成框图如图 0-1 所示 系统设计采用自顶而下的设计方法，它主要由控制模块，时机分频模块，计时模块和显示模 块四部分组成。 （1） 控制模块 计时控制模块的作用是对计时过程进行控制。 计时控制模块可用两个按钮开关按钮来完成秒 表的启动，停止和复位。 （2） 计时模块 计时模块执行计时功能，计时的方法是对标准时钟脉冲计数。由于计时范围是 0 秒59 分 59.99 秒，所以计数器可以由四个十进制计数器和两个六进制计数器构成，其中秒表位，十 毫秒位，秒位和分位采用六进制计时器。 （3） 显示模块 计时显示电路的作用是将计数值在 LED 七段数码管上显示才出来。计时电路产生的计时值 经过 BCD 七段译码后，驱动 LED 数字管。计时显示电路的实现方案采用扫描显示，即每次 只驱动一位数码管，各