EDA数字抢答器课程设计

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1、 数字电路课程设计数字电路课程设计 一、一、设计任务设计任务 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一 台抢答器。通过抢答器的数显、灯光和音响等手段指示出第一抢答者。同时，还可 以设置定时、记分、犯规及奖惩记录等多种功能。 基本要求： 1、设计制作一个可容纳 8 个组别参赛的抢答器， 每组控制一个抢答开关， 分别为 S0、 S1、S2、S3、S4、S5、S6、S7。 2、设置主持人控制键：reset 是用于控制整个系统清零的按钮；restart 是开始新 一轮抢答；begin 是用于发布抢答开始命令的按钮。同时设置抢答定时电路，且计时 起点与抢答命令 J1 同步，计

2、时终点是第一个抢答者的抢答信号到来，超时面无人抢 答则题目作废。 3、系统具有第一抢答信号鉴别和锁在功能。在主持人发布抢答命令之后，第一抢答 者按下抢答按钮后，电路应记忆下第一抢答者的组别，并封锁其他各组的按钮，即 其他任何一组按键都不会使电路响应。 4、系统以三种方式指示第一抢答者：其一是点亮发光二级管 LED，表示各组的发光 二级管分别为 L0、L1、L2L7；其二是 LCD 显示 TEAM:队伍编号；其三是在第一 抢答者产生时，扬声器以“嘀嘟”双频音响持续响 1s。 扩展功能： 1、系统具有提前抢答的犯规记录功能，即在主持人抢答命令 J1 有效前按下抢答键， 这时扬声器发出特殊的高频音响

3、。同时，组别显示数码管和LED 指示灯都指示出该 2 犯规组别。 2、设计计分电路。计分电路可预置 50 分，然后以每次加 1 分和减 1 分进行加/减计 分。 3、限时抢答。设置从发布抢答命令开始到最终时间的计时，最终时间过后，如有组 别断续抢答视为犯规。 二、二、设计要求设计要求 1、分析设计任务，拟订多种设计方案，根据当时的制作条件，选定其中的一种方案 绘制设计系统框图和设计流程。 2、设计各部分单元电路图（或 VHDL 描述） 。计算参数，选定元器件型片 ASIC。 3、安装、调试硬件电路，或制作以 FPGA/CPLD 为基础的专用集成电路芯片 ASIC。 4、电路测试、分析所要求的各

4、项功能和指标，或对 VHDL 描述的电路作功能仿真和 时序仿真，对 ASIC 芯片作脱机运行。 5、运行制作的硬件电路，操作各项设计功能是否正常、稳定，交验并演示所设计制 作的电路装置。 6、总结设计中各主要环节的资料，整理、打印出规范的设计报告。 三 实验原理框图实验原理框图 抢 答 按 钮 主 持 人 按 钮 控 制 电 路 第一信号鉴别 组别指示灯 计分显示 组别显示 音响电路 3 当主持人设置答题时间后，启动开始抢答按键时，抢答鉴别模块进入工作状态， 选手可以进行抢答，同时抢答定时器开始从 10 秒递减；当时间未减少到 0 秒时，有 选手抢答，报警电路发出警报，则抢答鉴别模块锁存该选手的号码，其他选手抢答 无效，同时，译码显示选手编号，定时器不再递减；当定时器时间减少到0 秒时， 表示抢答时间到，发出警报，选手抢答无效。抢答选手的号码和抢答时间的倒计时 分别显示在 LCD 显示屏上。 四四 键盘按键对应功能：键盘按键对应功能： 1 2 3 4 5 6 7 8 (re)start BEGIN +1 分 -1 分 重置为初始分数 五五 方案设计（系方案设计（系