EDA课程设计--VHDL语言实现数字电子钟的设计

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1、 EDA 课程设计论文课程设计论文 数字钟设计 学院学院: 工学院工学院 专业班级：专业班级： 11 级自动化五班级自动化五班 学学 号：号： 姓名：姓名： 指导老师：指导老师： VHDL 语语言实现数字电子钟的设计言实现数字电子钟的设计 摘要 ：摘要 ：随着基于 PLD 的 EDA 技术的发展和应用领域的扩大与深入，EDA 技术在电子信息、通信、自 动控制及计算机应用等领域的重要性日益突出。本文详细介绍 EDA 课程设计任务数字钟的设计的详 细设计过程及结果，并总结出心得体会。 关键字 ：关键字 ：EDA 技术；VHDL 语言；数字钟 EDA 技术作为现代电子设计技术的核心，它依赖强大的计算

2、机，在 EDA 工具软件平台上，对以硬件 描述语言 HDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑 综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。此文详细介绍在 QUARTUS II 软件 环境下开发基于 VHDL 语言数字钟的设计。 1.设计任务及要求设计任务及要求 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件， 设计一个数字电子钟， 利用 EDA 软件 （QUARTUS ） 进行编译及仿真，设计输入可采用 VHDL 硬件描述语言输入法和原理图输入法，并下载到 EDA 实验开发 系统，连接外围电路，完成实际测试。 2、设计要求

3、 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 2.方案选择与论证方案选择与论证 数字系统的设计采用自顶向下、 由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最 下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进 行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到 硬件中实现设计。 因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参 考 EDA 课程设计指导书，有以下

4、方案： 1、作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数 码管的八段码输出口，扫描用于显示的六个数码管的输出口。 2、底层文件分为： 1 时间计数模块。分秒计数模块计数为 60 计数，时计数模块为 12 计数。 2 显示 模块。显示模块由一个六进制计数器模块和一个七段译码器组成。六进制计数器为六选一选择器的选择判 断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十 位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数 向给译码模块。 3 报警模块。当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 3方案的原理框图及其说明方案的原理框图及其说明 以上为方案原理图，秒计数、分计数模块为 60 计数，计满后分别产生分脉冲、时脉冲，用于分计数、 时计数。各计数器同时将计数值送报时模块和送数及六选一选择器模块。送数及六选一选择器模块依次将 秒分时数送往译码模块译码，同时