数字电子技术课程设计报告--基于_FPGA的四位智能抢答器

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1、 数字电子技术课程设计报数字电子技术课程设计报 告告-基于基于 FPGAFPGA 的四位智能抢答器的四位智能抢答器 专业：专业：x xxxxx 班级：班级：xxxxxx 姓名：姓名：x xxxxx 学号学号：xxxxxx 一、一、设计任务及要求设计任务及要求 基于 EDA/SOPC 系统开发平台，运用 Quartus可编程逻辑器件 开发软件，设计一个 4 位智能抢答器。要求如下： 1、 可以同时供 4 名选手抢答，其编号分别为 1、2、3、4，各用 抢答按键 S1、S2、S3、S4，按键编号与选手编号对应。主持人设 置有一个开始按键 S5，一个清零按键 S6，用于控制抢答的开始和 系统的清零；

2、 2、 抢答器具有定时抢答的功能，一次抢答的时间为 10 秒。当主 持人启动 “开始” 按键后， 用 4 位 LED 数码管左边两位显示 10s 的 倒计时； 3、 抢答器具有数据锁存和显示的功能， 抢答开始后， 如果有选手 按动按键，其编号立即锁存并显示在数码管上（显示在右边的两 个数码管上） ，同时封锁输入电路，禁止其他选手抢答；优先选手 的编号一直保持到主持人将系统清零为止； 4、 参赛选手在设定的时间内进行抢答， 抢答有效，定时器停止工 作，显示器上显示抢答时刻的时间（左边两个数码管上）和参赛 选手的编号（显示在右边的两个数码管上） ，并保持到主持人将系 统清零为止；如果定时抢答的时间

3、已到而没有选手抢答，本次抢 答无效，封锁输入电路，禁止抢答，定时器显示“00”并闪烁， 闪烁频率为 0.5HZ；一直保持到主持人将系统清零为止； 5、 在主持人未按下开始按键时， 如果有人抢答则犯规，在显示器 上右边两位闪烁犯规选手的编号，闪烁频率为 0.5HZ；一直保持到 主持人将系统清零为止； 6、 说明：系统上电和按下清零按键后显示“0000” ，设计中的时 钟脉冲频率为 1000 赫兹； 7、 附加：加入按键软件消抖功能及加减分数显示计分功能； 能够 设置不同的抢答时间，以便应用于不同的抢答系统。 二、二、设计原理及方案设计原理及方案 本次设计主要采用 verilog HDL 语言，总

4、体编程思路采用模块 化设计方式，主要分为 3 个模块，一个主控制及按扭输入模块，一个 LED 计时提示模块，一个抢答组号显示模块，分别对这 3 个子模块进 行独立编程设计，并生成元件，并在顶层使用原理图的方式将 3 个模 块连接起来完成整个设计。锁定管脚并编译通过，下载到试验箱进 行测试。 总设计框图：总设计框图： LED1 LED2 LED3 LED4 8421 码 8421 码 CLK 开始 清零 选手 1 选手 2 选手 3 选手 4 抢答组号显示模块 LED 计时提示模块 主控制及按钮输入模块 解析：在上图框架中 LED 计时提示模块、抢答组号显示模块都为译码 器，主控制及按钮输入模块实现具体功能。 主控制及按钮输入模块主 要功能为计时、 显示、 闪烁、 分频。 其先将需要输出的内容以 8421BCD 码的形式输入给下一级， 再通过 LED 计时提示模块和抢答组号显示模 块的程序将 8421BCD 码译为对应的数据显示， 最后和对应的共阳极数 码显示管的管脚相连，