毕业论文—高性能数字乘法器芯片电路设计

《毕业论文—高性能数字乘法器芯片电路设计》由会员分享，可在线阅读，更多相关《毕业论文—高性能数字乘法器芯片电路设计（44页珍藏版）》请在毕设资料网上搜索。

1、毕业设计（论文） I 高性能数字乘法器芯片电路设计 摘 要 高性能乘法器是现代数字信号处理器(DSP)中的重要部件， 是完成高性能实 时数字信号处理和图像处理的关键所在。浮点乘法器具有面积大、延迟长、结 构复杂的特点。如何设计出高速、简单且结构规则的浮点乘法器成为广泛关注 的问题。过去的十年中，研究者扩展了 Booth 编码算法的空间，提高了乘法器 的性能；改进了部分积压缩技术，使乘法器结构更加规则；以传输管逻辑、多 路选择器和动态技术为基础的各种电路实现方法也持续刷新高性能乘法器的实 现记录；与此同时，与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累。 但不断提高的高性能运算需求使得高性能

2、乘法器的设计和实现仍然是当前的热 门话题。 本文从延迟、面积、结构复杂性等方面系统地研究了乘法部件的各个过程。 在研究了乘法器 Booth 编码算法，乘法器部分积压缩拓扑结构和高速求和等算 法的基础上，分析比较乘法器各部分的不同实现方法，设计了一个高性能的 16 位浮点并行乘法器。该乘法器的指数部分与尾数部分并行运算，缩短了关键路 径；采用修正 Booth 编码缩减了部分积数量；采用结构规整的(4：2)压缩树结 构加快部分积的求和，得到 Carry、Sum 形式的部分积；最后采用高速的超前进 位加法器求得乘积；验证部分采用全面覆盖可能情况的验证方法保证了设计的 正确性；包含本乘法器的设计代码已

3、通过软件、硬件验证； 关键字：浮点乘法器，修正 Booth 算法，4：2 压缩器，3：2 压缩器，规格化 毕业设计（论文） II Design of Digit and High-speed multiplier IC Circuit Abstract High performance multiplier is the important component of the digital signal processor，the key to implement the signal processing and image processing； Multiplier always has

4、 large area, long latency and complex structureIt becomes attractive how to design a fast，simple and regular multiplierIn the past ten years， researchers have developed new Booth algorithm to improve the performance of the multiplier；Developed many formal compress trees to make the structure of the multiplier more regular；Implement the circuits using pass-transistor logic， multiplexer, dynamic method and so on；The topology of multiplier, which related with physical implementation closely，also