基于FPGA电子时钟系统编程毕业论文报告

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1、 1 目录目录 一、系统设计要求 2 二、系统设计方案 2 三、 综合及时电路的设计 2 3.1 计时电路的设计 3 3.2 计数电路 CNT60、CNT30 计数模块的具体设计 3 四、显示控制电路的设计 4 4.1 显示控制电路 4 4.2 显示译码电路 4 五、调整控制电路 TZKZQ 的设计 5 5.1 状态切换电路 5 5.2 加一调整电路5 5.3 TZKZQ 的输入、输出 5 六、系统总体电路组装图 6 七、主要的 VHDL 源程序 6 7.1 显示控制电路 DISPLAY.VHDL 源程序 6 7.2 调整控制电路 TZKAQ.VHDL 源程序 9 7.3 计数电路 CNT60

2、.VHDL 源程序 11 7.4 计时电路 CNT30.VHDL 源程序 12 7.5 系统总体组装电路的源程序 14 八、系统仿真/硬件验证 19 8.1 CNT60.VHDL 仿真 19 8.2 CNT30.VHDL 仿真 20 8.3 DISPLAY.VHDL 仿真 20 8.4 TZKZQ.VHDL 仿真 20 8.5 系统硬件验证 20 九、设计技巧分析 21 十、系统拓展思路 21 十一、系统设计心得体会 22 2 一、系统设计要求一、系统设计要求 设计一个综合性的计时系统，要求能实现年、月、日、时、分、秒以及星期的计数等中 和计时功能，同时将计数结果通过七段数码管或 1602 液

3、晶显示。设计也能进行时、分、秒 计时的十二小时制或二十四小时制的数字钟， 并具有定时与闹钟功能， 能在设定的时间发出 闹铃音，能非常方便地对年、月、日时、分钟和秒进行手动调节以校准时间，每逢整点， 产生报时音报时。 二、系统设计方案二、系统设计方案 根据系统的设计要求，综合设计系统可分为三个主要模块：综合计时电路模块、显示控 制电路模块和调整控制电路模块。其综合控制电路模块主要用于完成年、月、日、十、分、 秒及星期的计时功能， 显示控制模块主要用于完成各计时结果的显示控制和显示译码等相关 的功能，调整控制电路主要用于调整及时电路的初始值即校正显示时间。 三、三、 综合及时电路的设计综合及时电路

4、的设计 综合计时电路可分为计秒电路、计分电路、计时电路、计星期电路、计日电路、计月电 路和计年电路等 7 个模块电路，这七个模块电路分别设置了预置数、计数和进位等功能，其 设计如下描述： 扫描显示模块扫描显示模块 六十进秒计数六十进秒计数 六十进分计数六十进分计数 二十四二十四 进时进时 计数计数 天计数器天计数器 月计数器月计数器 年计数器年计数器 周计数器周计数器 综综 合合 计计 时时 电电 路路 模模 块块 主主 控控 制制 电电 路路 扬声器扬声器 状态显示状态显示 手动手动 校正校正 电路电路 选选 择择 键键 时时 钟钟 源源 系系 统统 复复 位位 3 3.1 计秒电路计秒电路/计分电路计分电路/计时电路计时电路/计星期电路计星期电路/ 计日电计日电路路/计月电路计月电路/计年电路设计计年电路设计 用秒脉冲作为计秒电路的计数时钟信号，每当计满 60 就会溢出，同时进位位进位，计 分电路加 1，同时计秒电路清零并重新计数。 将计秒电路的进位信号作为计分电路的计数时钟信号，每当计满 60 就会溢出，同时进 位位进位，计时电路加 1，同时计分电路清零并重新计数。 将计分电路的进位信号作为计时电路的计数时钟信号， 每当计满 24 或 12 就会溢出， 同 时进位位进位，计星期/日电路加 1，同时计时电路清零并重新计数