EDA课程设计报告--出租车计价器

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1、 课课 程程 设设 计计 课程设计名称：课程设计名称： 出租车计价器出租车计价器 专专 业业 班班 级级 学学 生生 姓姓 名名 ： 学学 号号 ： 指指 导导 教教 师师 ： 课程设计时间：课程设计时间： 1 设计任务及要求 出租车计价器根据乘客乘坐汽车行驶距离和等候时间的多少进行计价,并在 行程中同步显示车费值。 从起步开始， 行程 3 公里内， 且等待累计时间 2 分钟内， 起步费 10 元；3 公里以外以每公里 1.6 元计费，等待累计时间 2 分钟外以每分 钟 1.5 元计费。并能显示行驶公里数、等待累计时间、总费用。设计的主要技术 指标：（1）计价范围：0999.9 元 计价分辨率

2、：0.1 元（2）计程范围：0 99 公里 计程分辨率：1 公里（3）计时范围：059 分 计时分 辨率：1 分 本次设计中假设出租车的速度传感器具有出租车每行驶 1Km 提供 1000 个脉冲信号的特性。当行驶速度小于等于 6KM/h 时为等待。本设计的最终 任务是显示出租车的等待时间和行驶里程，并计算出所需费用。根据要求需要进 行如下分工，首先要有一个分频模块（）产生系统工作用的基准信号 1HZ， 供系统中的有关模块计时用。其次要有一个判断等待与否的模块（DDPB），再者 就是要有计时和计程模块（和），最后要有计费模块和显示译 码模块（和）。 2 设计原理及总体框图 （1）设计总体框图 图

3、 总设计框图 （2）设计总原理图 车启动 行驶 等待 行驶里程计算 等待时间计算 费用计算 图 设计总原理图 设计总原理： 测控 FPGA 芯片通过采集速度传感器脉冲信号 WCLK 进行行驶里程计 算，利用外部脉冲信号 CLK1 产生标准时钟信号，用来计算等待时间，最后根据 行驶里程、等待时间来计算计价值。并用译码电路显示行驶里程、等待时间和计 价值。 3 程序设计 1VHDL 语言简单介绍 VHDL 语言（VHSIC Hardware Description Language，甚高速集成电路硬 件描述语言）是一种设计、仿真、综合的标准硬件描述语言，是对可编程逻辑器 件进行开发与设计的重要工具

4、，其优点是：支持自上而下和基于库的设计，支持 范围广，具有多层次描述系统硬件功能的能力。VHDL 语言已成为 IEEE 的一种工 业标准，是实现信息系统硬件开发所必备的知识和技能。VHDL 程序结构的显著 特点是，任何一个工程设计或称设计实体（可以是一个门电路、一个芯片、一块 电路板乃至整个系统）都可以分成内外两个部分，外面的部分称为可视部分，用 实体来说明端口特性；里面的部分称为不可视部分，用结构体来说明其内部功能 和算法，由实际的功能描述语句组成。 2、模块程序及相应说明 （1）分频器模块 -FPQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL

5、; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY FPQ IS PORT(CLK: IN STD_LOGIC; -CLK=100HZ CLK1HZ: OUT STD_LOGIC); -CLK1HZ=1HZ END ENTITY FPQ; ARCHITECTURE ART OF FPQ IS SIGNAL CNT50: INTEGER RANGE 0 TO 49; SIGNAL CLK1: STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1

6、 THEN IF CNT50=49 THEN CNT50=0; CLK1= NOT CLK1; -进行 100 分频 ELSE CNT50=CNT50+1; END IF; END IF; CLK1HZ=CLK1; END PROCESS; END ART; 由于现实我们只有某些频率的信号，而可能没有我们需要的频率的信号， 因此我们需要用到分频器来用已有频率的时钟信号来产生我们需要的频率的时 钟信号。本实验是将 100HZ 的信号分频后产生 1HZ 的基准时钟信号。 （2）等待判别模块 -等待判别模块 DDPB.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_