EDA课程设计--DDS的简单设计基于Verilog HDL

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1、 基于基于 DDSDDS 的正弦信号发生器的正弦信号发生器 设计报告设计报告 院 系： 自动化工程学院电子学系 专 业： 电子信息科学与技术 班 级： 姓 名： 2011 年 6 月 30 日 起止日期 2011.6.2320116.30 设计题目 DDS实现原理与应用基于 Verilog HDL 语言 设 计 要 求 1， 设计一可调节的信号发生器。 2， 实现正弦波的输出。 3， 实现频率可调， 如调节频率倍数 10。 4， 用Verilog HDL 语言对此 DDS 发生器进行 建模。 5， 用 Quartus 2 软件进行仿真测试。 6， 设计可控的正交信号发生器，即使电路输出 两路信

2、号，相互正交，一路正弦信号，一路 余弦信号，相位差差 90 度 1，设计目的： 1，学习利用 EDA 技术和 FPGA 实现直接数字频率综合器 DDS 的设计。 2，掌握基本的设计方法，利用基本的设计思想独立的设计出完整的课题 3，DDS（Direct Digital Synthesizer）即直接数字合成器，是一种新型的频率 合成技术。具有较高的频率分辨率，可以实现快速的频率转换，并且在改变时能 够保持相位的连续，很容易实现频率，相位和幅度的数控调制。因此，数字频率 合成器广泛应用于现代电子系统及设备中，很重要。 2，DDS 设计原理: 对于正弦信号发生器，它的输出可以用下式子来描述： ).

3、2sin(sin out tAtA f S OUT Sour 是信号发生器的输出信号波形，fout 为输出信号对应的频率。时间 t 是连续 的，为了数字逻辑实验该表达式，须要进行离散化处理，用基准时钟 CLK 进行 抽样，令正弦信号的相位为：=2 f out t 在一个 CLK 周期，相位的变化量为： f f clk Tout out 2cf2 其中 fclk 指 clk 的频率对于 2可以理解成“满”相位，为了对进行数字量 化， 把 2切割成2 N 份， 由此每个 clk 周期的相位增量用量化值 B来表述： B 2 ，且 B为整数，与上式联立得： fclk t N B fou 2 ，B= f

4、clk fout N 2 显然，信号发生器的输出可描述为 ） BB f BB KK AAASout N k 11 ( 2 sin)sin( sin 1 2 其中 1k 指前一个周期 clk 周期的相位值，同样得出 B K1 = 2 2 1 N k 所以，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相 位值，而用于累加的相位增量量化值 B决定了信号的输出频率 fout,并呈现 出简单的线性关系。 如上图，一基本的 DDS 结构，主要有相位累加器，相位调制器，正弦 ROM 查 找表和 DAC 构成 相位累加器是整个 DDS 的核心，输入称为频率字输入。 相位调制器接受相位累加器的

5、相位输出，在这里加上一个相位偏移值，主要用于 信号的相位调制，如 PSK 等，相位字输入最好也用同步寄存器保持同步。 正弦波数据存储器 ROM(查找表)完成f sin （B ）的查找表转换，即是相位到幅 度的转换，它的输入是相位调制器的输出，事实上就是 ROM 的地址值，输出送 往 DAC,转化成模拟信号。 DDS 的输出频率： f B f clk N out 2 DDS 的频率分辨率f，DDS 的频率分辨率f也即频率最小步值，可用频率输 入值步进一个最小间隔对应的频率输出变化量来衡量。 有 2 N clk out f f DDS 的特点； 1，DDS 的频率分辨率在相位累加器的位数 N 足够

6、大时，理论上的可以获得相应 的分辨精度，这是传统方法难以实现的 2，DDS 是一个全数字结构的开环系统，无反馈环节，因此速度极快 3，DDS 的相位误差主要依赖于时钟的相位特性，相位误差小。 此外，DDS 的相位是连续变化的，形成的信号具有良好的的频谱，传统的直接 频率合成方法无法实现。 3，DDS 信号发生器的设计 根据下图基本 DDS 原理框图作出电路原理图的顶层设计，其中相位累加器的位 宽是 32，及其他元件和接口如下： （1）32 位加法器 ADDER32。由 LPM_ADD_SUB 宏功能块构成。设置了 2 级 流水线结构，使其在时钟控制下有更高的运算速度和输入数据的稳定性。 （2）32 位寄存器 DFF32。由 LPM_FF 宏模块担任，ADDER32 与 DFF32 构成一 个 3