EDA课程设计报告---频率计

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1、 课课 程程 设设 计计 报报 告告 一、设计目的和要求 1. 课程设计目的 （1）.熟悉 CPLD 的开发软件的基本使用。 （2）.理解频率计的测量原理。 （3）.掌握 CPLD 逻辑电路设计方法。 （4）.掌握虚拟数字频率计的软件设计。 2. 课程设计的基本要求 在 CPLD 中设计一个数字频率计电路，设计要求为： 测量范围：1Hz1MHz 。 3. 课程设计类型 Vhdl 程序设计 二、 仪器和设备 1.电脑 2.max+plus2 软件 三、 设计过程 1. 设计内容和要求 在 CPLD 中设计一个数字频率计电路， 设计要求为： 测量范围： 1Hz1MHz 。 2. 设计方法和开发步骤

2、 3.设计思路 下图是 8 位十进制数字频率计的电路逻辑图，它由 1 个测频控制 信号发生器 TESTCTL、8 个有时钟使能的十进制计数器的 CNT10、1 个 32 位锁存器 REG32B 组成。 1）测频控制信号发射器的设计 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这 就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周 期信号，并对频率计的每一计数器 CNT10 的 ENA 使能端进行同步 控制。当 TSTEN 高电平时，允许计数；低电平时，停止计数，并 保持其所计的数。在停止计数期间，首先需要一个锁存信号 LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进3

3、2位锁存器REG32B 中，由外部的 7 段译码器译出并稳定显示，锁存信号之后必须有一 清零信号 CLR_CNT 对计数器进行清零，为下一秒的计数操作作准 备。 测频控制信号发生器是先建立一个由 D 触发器构成的二分频 器，再在每次时钟 CLK 上沿到来时其值翻转。其中，控制信号时 钟 CLK 的频率取 1Hz，而信号 TSTEN 的脉宽恰好是 1s，可以用做 闸门信号。此时，根据测频的时序要求，可得出信号 LOAD 和 CLR_CNT 的逻辑描述。在计数完成后， 即计数使能信号 TSTEN 在 1s的高电平后， 利用其反相值的上跳沿产生一个锁存信号LOAD,0.5 秒后，CLR_CNT 产生

4、一个清零信号上跳沿。 2)寄存器 REG32B 的设计 设置锁存器的好处是，显示的数据稳定，不会由于周期性的清 零信号而不断闪烁。 若已有 32 位 BCD 码存在于此模块的输入口， 在信号 LOAD 的上升沿后即被锁存到寄存器 REG32B 的内部， 并 由 REG32B 的输出端输出，然后由实验板上的 7段译码器译成能 在数码管上显示的相对应的数值。 3）十进制计数器 CNT10 的设计 此十进制计数器的特殊之处是，有一时钟使能输入端 ENA， 用于锁定当前值。当高电平时允许计数，低电平时计数禁止。 4、设计难点 在设计到最后把各个模块组到一块时，有的端口定义不太容易明确。 四、 设计结果

5、与分析 1. 思路问题以及测试结果失败分析 在做组合 freq 的模块时，由于对每个端口不明确，所以编程 时出现了错误， 后来仔细的研究了每个模块的端口， 然后把端口定义 正确了。 然后对 freq 的波形图进行仿真， 刚开始由于设计的频率太高 了，导致在计算的时候要话费太多时间，后来经过老师提点，把 end time 调成 8s 和 fsin 的 multipled by 调成最大的 32000，才把结果 调小。最终的结果与理论值几乎没有误差。 2. 程序简要说明 10 进制计数器模块 library ieee; use ieee.std_logic_1164.all; entity cnt

6、10 is port(clk:in std_logic; -计数时钟信号 clr:in std_logic; -清零信号 ena:in std_logic; -计数使能信号 cq: out integer range 0 to 15; -4 位计数结果输出 carry_out:out std_logic); -计数进位 end entity cnt10; architecture art of cnt10 is signal cqi:integer range 0 to 15; begin process(clk,clr,ena)is begin if clr=1then cqise,clr_cnt=sc,load=sl);-名字关联 u1:cnt10 port map(clk=fsin,clr=sc,ena=se, cq=sd(3 downto 0),carry_out=s1); u2:cnt10 port map(clk=s1,clr=sc,ena=se, cq=sd(7 downto 4),car