VHDL课程设计--VHDL数字信号发送和接收电路

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1、 数字逻辑数字逻辑电路电路课程设计课程设计 VHDL 数字信号发送和接收电路数字信号发送和接收电路 摘要：摘要： 将待发送的字符串进行奇校验编码,增加校验位,起始位0 和终止位1 。如 果发送完一个信号后，没有继续发送，则接收端收到空闲信号串“1111111”。采用串行 方式发送并行输入的数字信号，在接收端采用串行方式接收，在接收端进行偶校验，如果正 确，说明信号传输正确，不报警，否则报警。这个设计可以提高数字信号传输的可靠性，减 小其它信号的干扰，可以应用于一些简单的数字系统。 电路设计电路设计 电路的框图如下图所示 设计内容设计内容: :设计一个 5 位数字信号的发送和接收电路，把并行码变

2、为串行码发送，串行奇校 验检测器可通过异或实现。 在数据接收端， 只有在代码传输无误后， 才把数据代码并行输出。 数据传送的格式采用异步串行通信的格式， 包含起始位、 数据位、 校验位、 停止位和空闲位。 数据发送模块：数据发送模块：将并行数据加上起始位、偶校验位和停止位，以串行方式发送出去。 仿真结果：在 test_bench 里测试了 10101、01001、11101 这几个信号，可以看到均实现 了并转串输出 接收电路模块：接收电路模块：接收电路要实时检测起始位0 的到来，一旦检测到起始位到，就要将这 一帧数据接收下来，开始接受数据，接收完成后，将数据位和校验位取出，若校验无误，则 并行

3、送出，若有误则报警。 仿真结果： 我在 test_bench 里串行输入了 0、1、0、1、0、0、0 第一个 0 为起始位，可以看到接收数据为 00101，接受正确，alarm = 0 整体结构：整体结构： 包括数据发送和接收模块，用 component 语句调用前两个模块，即可实现 仿真结果 收获收获 这个自由创作刚开始准备的时候觉得挺简单，但真正开始编译的时候，发现很多问题， 有时候编译通过了还是得不到正确的仿真波形， 原因在于程序的思路有问题， 只好再把程序 流程在纸上模拟一遍，发现错误后再改正。通过这次设计，从中对于语言有了更加 深入的理解，对于数字信号的特点也有了初步的了解。设计过

4、程中，遇到过许多困难，但在 努力下，数字信号的发送和接收，能够准确的发送和接收，最终通过仿真。 几点 VHDL 语法的收获： 1）在进行代码编写前，应先有一个明确的思路，可以通过纸上的模拟检验程序是否有错 误。 2）test_bench 里不同测试信号的 process 分开写，不仅简单明了，而且可以避免错误。 3）在进行顶层模块的 test_bench 信号书写时应当赋初值，否则观测不到信号。 代码附录： 1.发送模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity send

5、 is port( a: in std_logic_vector(4 downto 0); clk,start: in std_logic; b:out std_logic); end send; architecture behav of send is signal a0 :std_logic_vector(4 downto 0); begin process(clk,a) variable temp:std_logic_vector(6 downto 0); variable temp0,m:std_logic; variable cnt:integer range 0 to 8; be

6、gin if(clkevent and clk=1)then if(m=0)then temp0:=1; end if; if(a0 /= a)then m:=1; temp(5 downto 1):=a(4 downto 0); temp(6):=a(4)xor a(3) xor a(2) xor a(1) xor a(0); temp(0):=0; a0 string,clk=clk0,b=c1); u1:receive port map(clk=clk0,re=c1,accept=rece,alarm=warning); end architecture; 4.顶层模块的 test_bench library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity signal_send_tb is end signal_send_tb; architecture behav of signal_send_tb is compo