电子秒表课程设计报告

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1、 课课 程程 设设 计计 报报 告告 题 目： 电子秒表 课 程： EDA 技术课程设计 专业班级： 电信 07 级 2 班 学生姓名： 学 号： 完成日期： 2010-6-15 机电工程学院 2 目 录 摘要3 1 概述3 1.1 课程设计目的3 1.2 课程设计内容3 1.3 课程设计原理3 2 设计过程4 2.1 模块 14 2.2 模块 24 2.3 模块 35 2.4 顶层设计模块5 3 系统仿真5 3.1 时序仿真5 3.2 电路功能验证6 3.3 问题分析7 4 心得体会7 参考文献8 附录 1：源程序清单8 3 摘要摘要 数字秒表是生活中大家都很熟悉的事物，在 EDA 设计中也

2、是一个不错的选 题。设计首先需要考虑秒表的整体构成，主要由分频器与计数器组成。通过计数 器进位端相联系。设计好顶层原理图后，需要用 VHDL 语言对各个模块进行行为 描述，完成对各模块的设计。这应该属于自定向下，模块化的设计方法。 1 1 概述概述 1.1 课程设计目的 了解各种 PLD 器件的基本结构，掌握 QUARTUSII 的使用方法，用图形输入 法和 VHDL 完成规定的基本练习题， 在此基础上完成一个数字系统设计题的设计、 仿真、下载（FPGA 实现）。通过课程设计使学生能熟练掌握一种 EDA 软件 （QUARTUSII）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过 程。

3、使学生能利用 EDA 软件（QUARTUSII）进行至少一个电子技术综合问题的设 计（内容可由老师指定或自由选择） ，设计输入可采用图形输入法或 VHDL 硬件描 述语言输入法。使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 1.2 课程设计内容 使用 VHDL 语言描述一个秒表电路，利用 QuantusII 软件进行源 程序设计，编译，仿真，最后形成下载文件下载至装有 FPGA 芯片的 实验箱，进行硬件测试，要求实现秒表功能。 1.3 课程设计原理 秒表的逻辑结构较简单，它主要由、显示译码器、分频器、十进制计数器和 6 进制计数器组成。在整个秒表中最关键的是如何获得一个精确的 10

4、0HZ计时脉 冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意 停止及启动。秒有共有 6 个输出显示，分别为百分之一秒、十分之一秒、秒、十 秒、分、十分，所以共有 6 个计数器与之相对应，6 个计数器的输出全都为 BCD 码输出，这样便与同显示译码器（七段数码管驱动译码器）的连接，当计时达 60 分钟后，蜂鸣器鸣响 10 声。四个 10 进制计数器：用来分别对百分之一秒、 十分之一秒、秒和分进行计数；两个 6 进制计数器：用来分别对十秒和十分进行 计数；分频器：用来产生 100HZ计时脉冲；显示译码器：完成对显示的控制。选 定实验箱产生的频率送入分频器，输出 100Hz

5、频率，驱动显示百分秒的十进制计 4 数器，此计数器进位端接显示时分秒的十进制计数器。依次接下去，分别是秒， 十秒，分，十分。最后设计一个驱动蜂鸣器的模块。 2 设计过程 2.1 模块 1分频器 要驱动最小的时间单位百分秒需要一百赫兹的频率，而实验箱不 提供这个频率，所以需要一个分频器来提供。分频器原理：输入一个 较高的频率，比如 750kHz，则设计算法，使得每输入 7500 个脉冲输 出一个脉冲，这样输出端口就提供一个 100Hz 的频率。 部分源程序及说明： ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#119999#; BEGIN PROCESS(CLK) IS BEGIN IF CLK EVENT AND CLK=1THEN IF CNTER=