适用多功能数字钟(EDA技术课程设计)

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1、 课课 程程 设设 计计 说说 明明 书书 课程设计名称：课程设计名称： EDA 技术课程设计 题题 目：目： 适用多功能数字钟 日期：2010 年 6 月 18 日 成绩 适用多功能数字钟适用多功能数字钟 摘摘 要：要：Verilog 是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和 模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的 CPLD 结构，成为设计专用集成电路和其他集成电路的主流。通过应用 Verilog HDL 对适用多 功能数字钟的设计，达到对 Verilog HDL 的理解，同时对 CPLD 器件进行简要了解。 本文的研究内容包括:应用 Ve

2、rilog HDL 对适用多功能数字钟进行设计。 关键词：关键词：适用多功能数字钟；硬件描述语言 AbstractAbstract： Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing th

3、e CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL. This thesis is about to discuss the above there aspects: Design Apply to the multifunctional digital clock

4、with Verilog HDL. Keywords：Apply to the multifunctional digital clock; hardware description language 目目 录录 1 前言 1 1.1 课题的背景和目的 1 1.2 EDA 技术的介绍 . 1 1.3 EDA 技术的发展 . 2 1.4 EDA 技术的发展趋势 . 2 2 总体方案设计 4 2.2 方案比较 . 4 2.3 方案论证 5 2.4 方案选择 . 5 3.单元模块电路简介与设计 . 5 3.1 晶体振荡电路模块 . 6 3.2 JTAG 下载电路模块 6 3.3 显示电路模块 6 3

5、.4 闹钟驱动电路模块 7 3.5 电源电路模块 7 4.基于 VERILOG HDL 语言的软件设计. 10 5 系统仿真及调试 . 19 6 设计总结 22 6.1 设计小结.23 6.2 设计收获.23 6.3 设计改进.23 7 致谢 . 23 8 参考文献 . 24 附录一：CPLD 中顶层模块连接图 . 25 附录二：在 QUARTUSII 软件中利用硬件描述语言描述电路后，用 RTL VIEWERS 生成 的对应的电路图如下 26 第 页 1 1 前言前言 随着电子技术的发展， 现场可编程们陈列 FPGA 和复杂可编程逻辑器件 CPLD 的出 现，使得电子系统的设计者利用与器件相

6、应的电子软件 CAD，可以设计出自己专用的 集成电路 ASIC 器件。这种可编程 ASIC 不仅使设产品达到小型化、集成化和和高可靠 性。还减小设计成本和设计周期，而且器件据用用户可编程特性。在现现代计算机技术 和电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。电子设计自动化 （EDA）技术在数字设计中起的作用越来越重要，新的工具和新的设计方法不断推出， 可编程逻辑器件不断增加新的模块，功能也是越来越强，硬件设计语言也顺应形势，推 出新的标准，更加好用，更加便捷。 1.1 课题的背景和目的课题的背景和目的 二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片 技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要 的。本次课题是计算机组成原理的课程设计，这次课题旨在通过自己对所需功能芯片的 设计与实现来巩固以前所学的计算机硬