数字抢答器课程设计
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1、目 录 1 引言 1 2 VHDL 及 QuartusII 软件简介 . 2 2.1 关于 EDA 2 2.2 关于 VHDL 2 2.3 软件介绍 3 3 智力竞赛抢答器的设计与实现 4 3.1 抢答器的设计原理 4 3.2 抢答器各个模块的设计 4 3.2.1 抢答鉴别模块的设计 4 3.2.2 答题计时模块的设计 6 3.2.3 答题计分模块的设计 7 3.2.4 译码显示模块的设计 8 3.3 抢答器的总体实现 9 4 抢答器的硬件调试 12 5 总结 13 参考文献 14 附录 15 课程设计说明书课程设计说明书 1 1 引言 随着科学技术的进步,电子器件和电子系统设计方法日新月异,
2、 在很多场合 都要求公正的快速的裁决,例如体育竞技、证券、股票交易,以及各种智力竞赛 等。智力竞赛作为一种生动活泼的教育形式和方法引起观众和参与者极大的兴 趣。无论是在学校、工厂、军队还是益智性电视节目, 都会举办各种各样的智力 竞赛, 都会用到抢答器。 当主持人针对某个问题提问时,选手们要经过抢答,而抢答时要先判断哪个 组先按键。抢答到的选手回答问题时,一般都有时间限制,时间到了则会有警报 提醒,若在限定的时间内正确回答了问题,则给该组进行加分,然后进行下一组 的抢答。这就需要人们设计一种电路来实现此功能。抢答电路一般有很多模块组 成,本课程设计介绍了一种实用的设计方法来实现抢答器的功能,具
3、有很强的实 用性与可行性。 目前市场上已有各种各样的智力竞赛抢答器,但绝大多数是早期设计的,以 模拟电路、数字电路或者模拟电路与数字电路相结合的产品。这部分抢答器已相 当成熟,但功能越多的电路相对来说就越复杂,且成本偏高,故障高,显示方式 简单(有的甚至没有显示电路) ,无法判断提前抢答的选手,不便于电路升级换 代。本设计是基于 VHDL 设计的一个智力竞赛抢答器,尽量使竞赛达到真正的 公正、公平、公开。基于 EDA 技术设计的电子抢答器,以其价格便宜、安全可 靠、使用方便受到了人们的普遍欢迎。 本文以现场可编程逻辑器件(FPGA)为设计载体,以硬件描述语言 VHDL 为主要表达方式,以 Qu
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